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2장 조합논리회로
순천향대학교 정보기술공학부 이상정
1
목차
2-1 2진 논리와 게이트
2-2 부울대수
2-3 표준형태
2-4 맵 간략화
2-5 맵 조작
2-6 NAND와 NOR게이트
2-7 배타적-OR(XOR) 게이트
2-8 집적회로(IC)
2-9 CMOS회로
연습문제 과제
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2-2
2진 논리와 게이트
디지털 회로
– 2진 정보를 다루는 하드웨어
– 기본 요소 : 논리 게이트(logic gate)
– 스위칭 소자(트랜지스터)로 구성
부울대수(Boolean algebras)
– 1854년 George Boole 소개
– 2진 정보의 조작, 처리 모델 제시
– 1938년 Shannon이 스위칭 회로에 적용
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2-3
2진 논리
2진 논리
– 변수 : 2진변수( 2개의 이산 값: 0, 1)
– 연산 : AND, OR, NOT
AND, •,
OR, +,
NOT
진리표(truth table)
– 입출력 동작 관계를 기술
– 설계 대상의 문제 표현
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2-4
논리 게이트
디지털 논리 게이트
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2-5
논리 게이트
2개 이상의 입력을 갖는 게이트
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2-6
부울대수
부울대수 :
– 2진변수 : 알파벳 문자로 표시
– 기본 논리연산 : AND, OR, NOT
부울함수
– 2진변수 = 2진변수의 대수학적 표현
– 예 : F = X + Y’Z
• 함수 F, 항(term) X, Y’Z
• 함수 F는 1 또는 0 값을 갖는다.
함수에 대한 진리표
– 2진 변수에 할당될 수 있는 모든 변수의 조합 목록
– 각각의 2진 조합에 대한 함수값 목록
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2-7
부울대수
진리표
– 행의 수 : 2n개(n: 변수의 개수)
조합논리회로(Combinational Logic Circuit)
– 출력 = f( 입력)
– 같은 입력값들에 대해 항상 같은 값 출력
순서논리회로(Sequential Logic Circuit)
– 출력 = f(입력,상태)
– 상태는 시간적인 순서에 따라 변함
– 같은 입력값들이라도 인가된 시간에 따라 출력이 다름
부울함수의 표현
– 진리표
– 부울함수식
– 논리회로도
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2-8
부울대수의 기본 항등식
부울 대수의 기본 항등식
부울대수의 쌍대성(dual)
– OR AND
– 10
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2-9
대수적 조작
부울대수 : 디지털 회로의 간략화 => 경제성
3개의 항(term)과
8개의 문자(literal)
2개의 항과 4개의 문자
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2-10
대수적 조작
예:
– 1. X+XY = X(1+Y)=X
– 2. XY+XY’=X(Y+Y’)=X
– 3. X+X’Y=(X+X’)(X+Y)=X+Y
– 4. X(X+Y)=X+XY=X
– 5. (X+Y)(X+Y’)=X+YY’+X
– 6. X(X’+Y)=XX’+XY=XY
부울함수의 쌍대성 원리(duality principle)
– 등가기호의 양변에서 표현식의 쌍대을 취하면 부울방정식이
유효한 상태를 유지
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2-11
함수의 보수
함수의 보수
– 드모르강의 법칙
예
– F = X’YZ’ + X’Y’Z
– F’ = (X’YZ’ + X’Y’Z)’
= (X+Y’+Z) (X+Y+Z’)
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2-12
표준 형태
부울함수의 수학적 표현
– 곱의항
– 합의항
최소항과 최대항
– 최소항(minterm)
• 모든 변수가 보수나 보수가 아닌 상태로 정확히 한번 나타나는
논리곱 항
– 최대항(naxterm)
• 모든 변수가 보수나 보수가 아닌 상태로 정확히 한번 나타나는
논리합 항
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2-13
표준 형태
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2-14
표준 형태
최소항과 최대항 : 보수관계
진리표 부울함수
– 함수에서 1 이 되는 모든 최소항의 논리합
– 최소항의 합(sum of minterms)
최소항의 주요 성질
– n개의 부울변수 : 2n개의 최소항
– 모든 부울함수는 최소항의 논리합으로 표현 가능
– 함수의 보수 : 함수에 포함되지 않는 최소항 포함
– 모든 2n 의 최소항을 포함하는 함수는 논리 1과 같다.
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2-15
곱의 합
최소항의 논리곱 형태 : 표준대수학 표현식
간략화 곱의 합 형태
– 선택적 표준형태
– 2단계 구현(two level implementation)
– 3단계와 2단계
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2-16
맵 간략화
간략화
– 부울대수 이용하여 수학적 조작
– Karnaugh 맵 or K-맵
• 4개의 변수를 갖는 부울 함수의 직관적 간략화
2 변수 맵
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2-17
3 변수 맵
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2-18
4 변수 맵
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2-19
4 변수맵
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2-20
필수 주항
항(implicant)
주항 (prime implicant)
– 항 P에서 어떤 한 변수 제거
필수주항 (essential implicant)
– 주항에 포함되는 모든 어떤 최소항이 그 주항에만 포함
간략화된 표현식을 구하는 규칙적인 과정
– 모든 주항을 구한다
– 필수주항 + 필수주항에 포함되지 않는 나머지 최소항을 포함
하는 다른 주항의 논리합
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2-21
합의 곱의 간략화
합의 논리곱으로 표현되는 함수의 간략화
– 맵에서 0으로 표시된 부분을 간략화하여 논리식 구함
– 이 논리식의 보수를 취하면 합의 논리곱 형태를 얻는다.
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2-22
무정의 조건
함수가 어떤 변수의 조합에 대하여 기술되지 않는 경우
– 결코 발생되지 않는 입력조합
• 4비트 10진 코드
– 응답 출력이 고려되지 않는 경우
불완전하게 상술된 함수
무정의 조건(don’t care conditions)
– 함수의 기술되지 않은 최소항
– 함수 간략화에 이용
– X로 표시
– 1, 0 중 임의로 간주하여 간략화
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2-23
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2-24
NAND 회로
유니버셜(universal, 범용) 게이트
– 디지털 시스템이 NAND 게이트 하나로 수행 가능
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2-25
NOR 회로
NAND 연산의 쌍대성
유니버셜게이트
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2-26
Exclusive-OR(XOR) 게이트
로 표시
X Y = XY’ + X’Y
배타적-NOR : (X Y)’ = XY + X’Y’
– 증명 : 대수적 조작, 진리표
X0=X
X 1 = X’
XX=0
X X’ = 1
X Y’ = (X Y)’
X’ Y =(X Y)’
XOR의 교환법칙과 결합법칙
– A B = B A
– (A B) C = A (B C) = A B C
XOR의 구현
– 두개의 NOT, AND와 하나의 OR
– NAND 구현
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2-27
홀수함수
X Y = XY’ + X’Y
– 둘 중 하나의 변수가 1이면 1
X Y Z = (XY’ + X’Y)Z’ + (XY’ + X’Y)
= XY’Z’ + X’YZ’ + X’Y’Z + XYZ
– 홀수개의 변수가 1인 경우 1 : 홀수함수(odd function, 기함수)
n개의 변수를 가지는 홀수 함수 : 2n/2개의 논리합으로 정의
– p.75 하단 참조
다변수 홀수 함수의 맵
짝수함수 : 최소항이 짝수개의 1
– 맵에서 0로 표시되는 항
– 출력 게이트를 배타적-NOR로 대치
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2-28
패리티 생성과 검사
홀수함수와 짝수함수를 이용한 패리티 생성 및 검사
– 에러 검출과 수정
– 패리티 생성기(parity generator)
– 패리티 검사기(parity checker)
예 : 3비트 메시지 + 짝수 패리티
– 홀수함수 구성
– P= X Y Z
– 논리도 : 그림 2-39(b)
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2-29
집적회로(IC)
디지털회로 집적회로(IC) 소형 실리콘반도체 결정(칩:chip)
칩
– 디지털 게이트의 전자적 연결
– 세라믹 또는 플라스틱 컨테이너
– 외부 핀(14개 ~ 수백개)
– datasheet, user manual
집적도
– SSI : 10게이트 미만
– MSI : 10 ~ 100 게이트
• 기본적인 디지털 기능
– LSI : 100 ~ 수천 게이트
• 소규모 프로세서, 소규모 메모리
– VLSI : 수백만개의 게이트
• 메모리, 마이크로 프로세서
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2-30
집적회로(IC)
디지털 논리군(digital logic family)
– 고유의 기본 전자회로를 갖는 디지털 집적회로 군(family)
– RTL
– DTL
– TTL
– ECL : 고속
– MOS : 고밀도
– CMOS : 저전력
– BiCMOS : TTL+ CMOS
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2-31
집적회로(IC)
양의 논리와 음의 논리
– 게이트에서의 2진 입출력 : H(High) or L(Low)
– 양의 논리값 시스템(positive-logic system)
• H:1
• L:0
– 음의 논리값 시스템(negative-logic system)
• H:0
• L:1
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2-32
집적회로(IC)
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2-33
CMOS회로
논리회로 게이트 CMOS 기술
CMOS TR에 대한 스위치 모델
– p 채널
– n 채널
– 게이트(G), 소스(S), 드레인(D)
– D와 S 사이의 경로 G와 S사이에 걸리는 전압
• 경로 존재 : 트랜지스터 ON
• 경로 비존재 : 트랜지스터 OFF
– 경로에 대한 스위치 모델 : 그림 2-43, 44
• 게이트 단자 G : 변수 X
• 정상적인 개방(normally open) : n 채널
– 입력변수 X가 0 일 때 개방(open)
• 정상적인 폐쇄(normally closed) : p 채널
– 입력변수 X가 0 일 때 경로존재
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2-34
CMOS회로
스위치 망
– CMOS 논리를 사용하는데 사용 가능
– 함수 F 구현
• F =1 : 망에 경로 존재
• F =0 : 망에 경로가 없음
• 예 : 그림 2-45
– (a) : X’와 Y’가 모두 1일 때 경로 존재
» G1 = X’Y’ = (X + Y)’
– (b) : X 또는 Y가 1일 때 경로 존재
» G2 = X + Y
– 직렬로 연결된 스위치 : AND
– 병렬로 연결된 스위치 : OR
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2-35
CMOS회로
정적(static) CMOS : F와 F’에 대한 스위치(그림 2-46)
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2-36
CMOS회로
예제 2-10
– F=AB’ + AC + BC’
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2-37
연습문제 과제
2-1 (a), 2-2 (c), 2-5 (b), 2-7
2-13 (a)(c), 2-15 (a)(c), 2-22 (a)(c)
2-25 (b), 2-28 (a)
2-32
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2-38