H.324: Second Generation Multimedia Conferencing for
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3장 조합회로 설계
순천향대학교 정보기술공학부 이상정
1
목차
3-1 조합회로
3-2 설계사항
3-3 분석절차
3-4 설계절차
3-5 디코더
3-6 인코더
3-7 멀티플렉서
3-8 2진 가산기
3-9 2진 뺄셈
3-10 2진 가산기 감산기
3-11 2진 곱셈기
3-12 10진 산술연산
3-13 표준 그래픽기호
3-14 요약
연습문제 과제
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조합회로
디지털 시스템
– 조합회로
• 출력 = f(입력)
• 출력의 값이 현재의 입력값에 의해 결정
– 순서회로
• 출력 = f(입력,상태)
• 출력의 값이 시간적인 상태에 의해 결정
조합회로
– n 입력변수 : 2n 조합 가능
– 진리표로 문제 기술
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설계주요사항
설계 개념
– 계층적 설계
– 컴퓨터 보조설계(CAD)
– 하향식 설계(top down design)
계층적 설계(hierarchical design)
– 분할 후 해결(divide and conquer) 접근법
1. 입력과 출력 기호, 동작의 정의
2. 블록(block)과 그들의 상호연결
– 블록의 기능정의
– 상호 인터페이스 정의
3. 게이트 레벨 수준까지 표현될 때까지 과정 2 반복
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설계 예
계층과 재 사용 가능 블록설계 예
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계층구조
계층 구조
– root를 갖는 tree 형태
– leave : 32개의 NAND
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계층적 블록
계층 구조와 계층적 블록의 장점
– 스케메틱(schematic) 표현을 단순화
– 원시블록(primitive block)의 사용
• predefined block
– 블록의 재사용
3장의 내용
– predifined and reusable block
• 디지털 설계에서 널리 사용되는 기능제공
• 기능블록(functional block)
– 상호연결된 게이트의 미리 정의된 집합
– MSI 설계시 사용
– CAD의 라이브러리(library)
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CAD
CAD (Computer-Aided Design)
– 스케메틱 캡처(schematic capture)
• 그래픽 상에서 블록 구현, 상호 연결
• 원시블록과 기능블록 레벨에서 그래픽 기호로 된 라이브러리 제
공
– 논리 시뮬레이터(logic simulator)
• 동작과 타이밍 검증
– 논리합성(logic synthesis)
• 진리표나 하드웨어 기술언어(HDL,hardware description language)
로 설계 사양 기술
• 블록의 논리회로가 자동설계
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하향식 설계
하향식(top down) 설계
– 이상적 설계과정
– 회로 기능을 상세하게 기술
– 각 회로 설계 완성이 가능하도록 큰 블록에서 작은 블록으로
분할
이책의 기술
– 하향식 설계 방식을 사용
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분석절차
조합회로의 분석
– 회로가 수행하는 기능을 분석
– 논리회로 부울함수, 진리표
– 함수명, 설명서 기능 증명
– 수작업, 논리 시뮬레이션
– 순서
• 1. 조합회로 확인
• 2. 부울함수, 진리표
• 3. 동작해석
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분석절차
부울함수의 유도
– 논리도 부울함수
– 1. 초기 입력단의 출력 단에 임의의 기호부여 및 부울함수 구
할것
– 2. 다음 단계의 출력게이트에 다른 기호부여 및 부울함수 구할
것
– 3. 최종 출력이 얻어 질때 까지 단계2 반복
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분석절차
예 : 그림 3-4
– T1, T2
– T3, T4, T5
– F1 , F 2
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논리 시뮬레이션
논리 시뮬레이션
– 조합회로를 분석하는데 가장 빠르고 정확한 방법
– net list
• 입력, 게이트, 출력, 상호연결 기술
• logic schematic
• 논리도 schematic (by schematic capture tool)
– schematic capture tool
•
•
•
•
게이트, 입력, 출력 기호 제공
wiring tool
labeling tool
symbol editor
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논리 시뮬레이션
Schematic
– Viewlogic ViewDraw
Simulation
– 입력 : 파일, 대화식
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논리 시뮬레이션
예 : 2진 가산기의 경우(그림 3-7)
– gate delay : 2ns
– 회로의 기능에 대한 검증 진리표와 대조
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설계절차
조합회로의 설계절차
1.
2.
3.
4.
5.
입출력 결정 및 기호 할당
진리표 유도(입출력 간의 관계 정의)
맵 등을 이용한 간략화된 부울함수 유도
논리도 도시
설계결과 확인
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예제 3-1
예제 3-1
– 3개의 입력과 1개의 출력을 갖는 조합회로
– 출력은 입력이 001(3) 보다 작을 때 1이고 다른 경우에는 0
– 설계과정 : 그림 3-8
• 진리표
• 간략화된 부울함수
• 논리도
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예제 3-2:
BCD-to-Excess-3 코드컨버터
예제 3-2
– BCD-to-Excess-3 코드 컨버터(Code Converter)
•
•
•
•
•
10진 뺄셈에 유리
BCD 코드 + 3
입력 : A, B, C, D
출력 : W, X, Y, Z
무정의 조건(1010 - 1111)
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BCD-to-Excess-3 코드컨버터
BCD-to-Excess-3 코드 컨버터
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BCD-to-Excess-3 코드컨버터
BCD-to-Excess-3 코드 컨버터
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예제3-3:
BCD-to-7-세그먼트 디코더
예제 3-3
– BCD-to-7-세그먼트 디코더
• 전자계산기, 디지털시계
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BCD-to-7-세그먼트 디코더
예제 3-3
– BCD 1010-1111 : 무정의 조건 모든 세그먼트를 꺼지도록
– 7개의 맵
– 논리도
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디코더(Decoder)
정보(2n개) 2진 코드(n 비트)
디코더 :
– n개의 입력 2n개의 출력
– n-to-m라인 디코더(m < 2n)
Input
Output
– 3-to-8 라인 디코더
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디코더
– 3-to-8 라인 디코더의 논리도
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인엔이블 입력을 갖는 디코더
인에이블 입력(enable input) : 회로의 동작제어
그림 3-13 : 인에이블 입력을 갖는 2-to-4 라인 디코더
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디코더 확장
디코더 확장
– 2개 이상의 디코더 연결
– 인에이블 입력 이용 : 인에이블 입력의 유용성
– 예 : 그림 3-14
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디코더를 이용한 조합회로 설계
조합회로의 구현
– 디코더 :
• 2n개의 최소항 제공
• OR 게이트를 이용하여 최소항의 논리합 구성
• n개의 입력과 m개의 출력을 가진 임의의 조합회로
– n-to-2n개의 라인 디코더와 m개의 OR 게이트로 구현 가능
– 예제 3-4
• 디코더와 OR게이트로 2진 가산회로를 구현하라
• 진리표(표 3-1) 조합회로 함수
– S(X, Y, Z) = m1+m2+m4+m7
– C(X, Y, Z) = m3+m5+m6+m7
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디코더를 이용한 조합회로 설계
예제 3-4
• 2진 가산회로
• 보수형태
– 2n - k 최소항
– NOR을 이용하는 것이 유리
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인코더 (Encoder)
디코더와 반대동작
2n개의 입력 n개의 출력(2진코드 생성)
예 : 표 3-5(8진-2진 변환 인코더)
– A0 = D 1 + D3 + D5 + D7
– A1 = D 2 + D3 + D6 + D7
– A2 = D 4 + D5 + D6 + D7
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우선순위 인코더
인코더의 문제점
– 동시에 2개 이상의 입력이 1일 때
– 입력이 0000 0000 일 때와 0000 0001일 때
우선순위 인코더(priority encoder)
– 동시에 2개 이상의 입력이 1일 때, 제일 높은 우선순위를 갖는
입력이 선점권을 갖도록
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우선순위 인코더
우선 순위 인코더
– K-맵(그림 3-16)
• A0 = D3 + D1 D5
• A1 = D2 + D3
• V = D0 + D1 + D2 + D3
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멀티플렉서(Multiplexer)
멀티플렉서(multiplexer, 다중화기, MUX)
– 다수의 입력선 한선 선택(2진정보) 단일출력선
2n개
선택입력(selection input): n 개
– 데이터 선택기 역할
– 2n -to- 1 멀티플렉서
• n -to- 2n 디코더 + 2n 입력선
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멀티플렉서
예 : 그림 3-18(4-to-1라인 멀티플렉서)
요약된
진리표
(하나의
행이 16행
표현)
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멀티플렉서
전송게이트에 의한 구현
– 예 : 그림 3-19(4-to-1라인 멀티플렉서)
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멀티플렉서
인에이블 입력
– MUX의 동작제어
– MUX 확장에 이용
– 예 : 그림 3-20(4개의 2 -to- 1 라인 MUX)
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멀티플렉서를 이용한
조합회로 설계
조합회로의 구현
– 디코더 + OR 게이트
– MUX
• OR게이트
• 최소항 : 선택입력관련 회로
MUX에 의한 조합회로의 구현
– n 변수를 갖는 부울 함수
• 2n개 입력/ n개 선택입력 MUX
• 2n-1개 입력/ n-1개 선택입력 MUX
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멀티플렉서: 조합회로 설계
MUX에 의한 조합회로의 구현 예
– 그림 3-21(4-to-1라인 멀티플렉서 이용)
• F(X, Y, Z) = m(1, 2, 6, 7)
• X S1, Y S2
• 데이터 입력선 : Z or Z’ or 1 or 0(진리표에 의해 결정)
– 0 : 그라운드 신호, 1 : 전력신호(+VDD or +VCC)
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멀티플렉서: 조합회로 설계
MUX에 의한 조합회로의 구현 예
– 그림 3-22(4 입력함수 구현)
• F(A,B,C,D) = m(1, 3, 4, 11, 12, 13, 14, 15)
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디멀티플렉서(Demultiplexer)
디멀티플렉서(demultiplexer)
– 하나의 선에서 정보 입력 2n 개의 출력으로 전송
– 특정 출력의 선택 : n개의 선택선 이용
– 그림 2-23(1 -to- 4)라인 디멀티플렉서
– 인에이블 입력을 갖는 2 -to- 4라인 디코더와 동일
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2진 가산기
산술회로 :
– 더하기, 빼기, 곱하기, 나누기
– 2진수, 2진 코드화된10진수
계층적 설계방식
– 2개의 2진수 덧셈기에서 시작
반가산기(half adder)
– 두비트의 합
전가산기(full adder)
– 세비트의 합
– 2개의 반가산기 이용 구현
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반가산기 (Half Adder)
반가산기(half adder)
– 입력변수 : 피가수와 가수
– 출력변수 : 합과 캐리
입력
출력
X
Y
C
S
0
0
1
1
0
1
0
1
0
0
0
1
0
1
1
0
S
C
– S = (X’Y + XY’) = XY
– C = XY
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전가산기(Full Adder)
전가산기(full adder)
입력
출력
X
Y
Z
C
S
0
0
0
0
1
1
1
0
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
0
0
1
0
1
1
1
0
1
1
0
1
0
0
1
– S = X’Y’Z = X’Y’Z + XY’Z’ + XYZ
– C = XY+XZ+YZ
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전가산기
전가산기(full adder)
• S = X’Y’Z = X’Y’Z + XY’Z’ + XYZ
• C = XY+XZ+YZ
– K-맵 이용 간략화
• S = (XY)Z
• C = XY+Z(XY)
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2진 리플캐리(ripple carry) 가산기
2진 리플캐리 가산기
– 병렬2진 가산기 : 두 2진수의 산술합
– 캐리의 전파 : 잔물결(ripple) 모양
– 리플캐리 가산기(ripple carry adder)
– 예 : p.135
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캐리예견 가산기
(carry lookahead adder)
캐리예견 가산기(carry lookahead adder)
– 리플캐리 가산기의 문제점 : 긴 회로지연
• 최대 2n + 2의 게이트 지연
– 예) 16비트 리플캐리 가산기 : 34비트 게이트 지연
– 캐리예견 가산기
• 캐리논리를 2단계논리로 줄임
• 부분적인 전가산기( (partial full adder:PFA)
– 리플캐리 패스형성 : Pi, Gi, (1 AND, 1 OR 제거)
– Pi : Ai 와 Bi 의 XOR(전파함수)
» Pi 가 1일때 : 캐리는 Ci 에서 Ci+1로 전파
» Pi 가 0일때 : 캐리의 전파는 막힘
– Gi : Ai 와 Bi 의 AND(생성함수)
» Gi 가 1일때 : 캐리출력 생성(Ci+1 = 1)
» Gi 가 0일때 : 캐리출력 미생성 (Ci+1 = 0)
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캐리예견 가산기
캐리예견 가산기의 개발(그림 3-28(a))
– C2 = G1 + P1(G0 + P0 C0)
–
= G1 + P1G0 + P1P0 C0
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캐리예견 가산기
– C3 = G2 + P2(G1 + P1(G0 + P0 C0))
–
= G2 + P2(G1 + P1G0 + P1P0 C0)
–
= G2 + P2G1 + P2P1G0 + P2P1P0 C0
– C4 =
– 16비트 가산기
• 4비트 단위(0-3, 4-7, 8-11, 12-15)
• 그룹전파 함수
– P0-3 =P3P2P1P0 C0
• 그룹생성 함수
– G0-3 = G3 + P3G2+ P3P2G1 + P3P2P1 G0
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캐리예견 가산기
– 그룹전파 함수와 그룹생성 함수의 구현
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캐리예견 가산기
– 캐리예견 가산기의 유효성
• (가정) XOR이 두게이트 지연
• 4 비트 가산기
– 리플케리 : 10게이트 지연
– 케리예견 가산기 : 6게이트 지연
• 16 비트 가산기
– 리플케리 : 34게이트 지연
– 케리예견 가산기 : 10게이트 지연(2단계 예견 5개 사용)
• 64 비트 가산기
– 리플케리 : 130게이트 지연
– 케리예견 가산기 : 14게이트 지연(3단계 예견 21개 사용)
• 일반적인 케리예견 가산기의 지연 : 4L + 2
– L : 예견단계의 수
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2진 뺄셈
부호(signed) 숫자의 덧셈과 뺄셈
무부호(unsigned) 숫자의 덧셈과 뺄셈
– 하드웨어의 비용 측면
예(p.139)
– 1-3절의 방법 :
• 부호(큰수 - 작은수)
• 비효율적, 고비용
최상위 자리에서의
빌림 = 결과 음수
– 다른 방법
•
•
•
•
•
빌림
피감수
감수
차이
정확한차이
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11100
10011
-11110
10101
-01011
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2진 뺄셈
– 빌림이 일어나는 경우의 연산
• M(피감수) - N(감수) + 2n (최상위 자리에서의 빌림)
• 원하는 결과 : N - M
– 2n - (M - N + 2n ) = N - M
– 일반적 감산(기수2, n 자리수)
• 1. M(피감수) - N(감수)
• 2. 빌림이 없는 경우 : M - N , 양수
• 3. 빌림이 있는 경우 : N M , 음수
– 2n - (M - N + 2n ) 에서 N - M 을 계산
– 2n - (M - N + 2n ) : 보수 연산
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2진 가감산기
예제 3-5
– 2진 감산 01100100 - 10010110
2진 가산기-감산기의 블록다이어그램
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52
보수
보수
– 기수 r 시스템에 대한 보수
• 기수 보수(the radix complement) : r의 보수
– r=2인 경우 : 2의 보수
• 감소 기수보수(diminished radix complement) : r-1의 보수
– r=2인 경우 : 1의 보수
– 2진수 N(n 비트)의 1의 보수 : (2n - 1) - N
» 예) n=4인 경우, 2n =(10000)2 , 2n - 1 =(1111)2
» 예)1011001의 1의 보수는
» 예) 0001111의 1의 보수는
– 10진수의 9의 보수
– 8진수의 7의 보수
– 16진수의 15의 보수
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보수
보수
– 기수 r 시스템에 대한 보수
• 2진수 N(n 비트)의 2의 보수 :
– N0일 때 : 2n - N
– N=0일 때 : 0
– 예) 101100의 2의 보수 : 010011+1=010100
– 최하위자리 0과 첫번째 자리 1을 그대로 두고 나머지 변경
» 1101100 0010100
• 보수의 보수 : 원래의 값
– N -(2n - N) = N
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보수를 이용한 뺄셈
보수를 이용한 뺄셈
– n개의 자리수를 갖는 2개의 무부호 숫자의 감산, M - N
• 1. M에 N의 2의 보수를 더한다
– M -(2n - N) = M - N + 2n
• 2. M - N 이면 2n 이면 에 의해 캐리 발생 버린다
• 3. N M 이면 캐리 없음 2n - (N - M) : N - M의 2의 보수 형태
– 2의 보수를 취하고 - 부호를 취한다
– 예제 3-6
• X= 1010100, Y=1000011
• X-Y
• Y-X
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보수를 이용한 뺄셈
보수를 이용한 뺄셈
– 1의 보수를 이용한 무부호 숫자의 감산
• 1의 보수 = 2의 보수 - 1
• 캐리가 있는 경우 : 버리고, +1 순환캐리(end-around carry)
• 캐리가 없는 경우 : 1의 보수만 취한다
– 예제 3-6
• X= 1010100, Y=1000011
• X-Y
• Y-X
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2진 가감산기
뺄셈 : 보수를 이용 보수기나 가산기만을 필요
가산기-감산기 가산기 + 선택적 보수기
– 2의 보수 : 1의 보수 +1(병렬가산기의 입력 캐리)
– 1의 보수 : 인버터회로
– 가산후의 수정 단계
• 결과의 보수를 취하고 마지막 캐리가 없으면 음수 부호
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2진 가감산기
감산 회로 인버터를 갖는 병렬 가산기
– A B : 결과는 A-B
– A B : 결과는 B-A의 2의 보수
S = 1 : 감산기
Bi= Bi‘, C0=1
S = 0 : 가산기
Bi= Bi, C0=0
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음수표현
부호를 갖는 2진수
– 부호 : 최상위 비트 이용
• 0 : 양수
• 1 : 음수
• 예 : 11001
– -9 또는 25
– 부호화된 절대값 (signed magnitude) 시스템
• 부호(0, 1) + 절대값(부호화되지 않은 2진 숫자)
– 부호화된 보수 (signed complement) 시스템
• 1또는 2(보편적)의 보수 이용
– 예 : -9
• signed magnitude
: 1 0001001
• signed-1’s complement : 1 1110110
• signed-2’s complement : 1 1110111
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음수표현
부호화된 4비트 2진 숫자
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부호화된 2진 가산과 감산
부호화된 2진 가산과 감산
– 부호화된 절대값 시스템에서 M + N
• 부호가 같을 때 : 같은 부호 + 절대값의 합
• 부호가 다를 때 : 절대 값M-절대값N
– 마지막 빌림
» 결과 값의 부호
» 2의 보수 수정
– 예 : (0 0011001) + (1 0100101)
» 0011001 - 0100101 = 1110100이며 마지막 빌림 발생
» 부호는 음수, 절대값1110100이 2의 보수를 취하여 수정
» 1 0001100
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보수를 이용한 2진 가산과 감산
– 부호화된 보수 시스템 : 가산만을 수행
– 2의 보수로 부호화된 보수 시스템에서 두 부호화된 2진수의 가산
– 부호비트를 포함한 두수의 합
– 부호비트에서의 캐리는 버림
• 예제 3-8(p. 148) 2의 보수를 사용하는 부호화된 2진 숫자의 가산
– 2의 보수로 부호화된 보수 시스템에서 두 부호화된 2진수의 감산
– 감수(부호비트를 포함)에 2의 보수 취하고
– 피감수(부호비트 제외)에 더함
– 부호비트에서의 캐리는 버림
• 감산 가산
– (A) - (+B) = (A) + (-B)
– (A) - (-B) = (A) + (+B)
• 예제 3-9(p. 149) 2의 보수를 사용하는 부호화된 2진 숫자의 감산
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오버플로(overflow)
오버플로(overflow)
– n 비트 연산결과가 n+1 비트를 차지할 때
– 문제점
– 대책 : 오버플로를 감시하고 대응
– 부호화되지 않은 숫자
• 가산시 : 마지막 캐리에서 오버플로 발생
• 감산시 :
– 부호화된 숫자
• 최상위 비트 : 부호
– 가산시 숫자처럼 다루어짐
• 양수 + 음수 : 오버플로 발생하지 않음
• 양수 + 양수 또는 음수 + 음수 : 오버플로 발생
• 예(p. 150) : 8 비트 레지스터의 경우(+127 ~ -128)
– (+70) + (+80)
– (-70) + (-80)
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오버플로
오버플로 검출
– 부호비트로 들어가는 캐리 부호비트에서 나오는 캐리
• 같지 않으면 : 오버플로
• XOR로 구현
– 검출회로 : 그림 3-31
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2진 곱셈기
2진 곱셈기의 조합회로 구현
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2진 곱셈기
다수 비트의 2진 곱셈기의 조합회로
– J 승수비트와 K 피승수 비트
• J x K AND 게이트
• (J-1)K 비트 가산기
– 예 : 4 비트 2진수 x 3비트
•
B3 B2 B1 B0
• x A2 A1 A0
• K=4, J=3 (7비트 가산기)
• 12 AND 게이트, 2개의 4비트 가산기 필요
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2진 곱셈기
– 예 : 4 비트 2진수 x 3비트
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10진 산술연산
코드화된 10진수의 연산
BCD 코드에 대한 10진 가산기
– BCD 가산 규칙 : 1-4절
– 가산결과 : 0 ~ 9+9+1(입력 캐리)
– 2진 합이 1001보다 클 경우 : 부적당
• 0110(10진수 6)을 더하고 출력캐리 발생
– 부적당 한 결과의 검출 : 1010에서 10011(10 -19)까지의 검사
• 진리표 합의곱 간략화
• C=K + Z1Z3 + Z2Z3
– C : BCD 가산기의 출력 캐리
– K : 첫번째 2진 가산기의 출력 캐리
– n 자리수로 된 2개의 10진수의 가산
• n개의 BCD 가산기 소요
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10진 산술연산
BCD 가산기의 블록도
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10진 산술연산
10진 보수의 사용
– 546700의 9의 보수 : 999999 - 546700 = 453299
– 546700의 10의 보수 : 1000000 - 546700 = 453300(= 9의 보수 +1)
보수를 사용한 10진수의 감산
예제 3-10
– 72532 - 3250
– 주의 : 두수는 같은 자리 수를 가져야 한다
예제 3-10
– 3250 - 7232
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표준 그래픽 기호
IEEE Std 91-1984/IEEE Std 91a-1991
– 사각형 사용
– 논리연산을 나타내는 기호(예 MUX)
– 입력선 : 왼쪽
– 디지털 게이트 : 그림 2-26
– 4비트 가산기
•
•
•
•
•
–
–
–
–
기호
P
Q
CI
CO
양의 논리
음의 논리
혼합논리
극성지시자
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디코더 표준 그래픽 기호
디코더에 대한 표준 그래픽기호
식별 기호
Enable input
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72
멀티플렉서 표준 그래픽 기호
멀티플렉서에 대한 표준 그래픽기호
–
G(AND) 종속의 예
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G(AND) 종속
73
멀티플렉서 표준 그래픽 기호
멀티플렉서에 대한 표준 그래픽기호
G(AND) 종속
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공통제어 블록
74
종속표기법
종속 표기법
–
–
모든 요소의 상호 연결을 보여 주지 않고 서로 다른 입출력 사이의 관계를 표기
IEEE 표준 : 15가지 종속 정의
–
–
–
–
–
–
–
–
–
–
–
G
EN
C
S
R
M
A
Z
X
V
N
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75
종속표기법
종속 표기법의 예
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입력과 출력에 적합한 기호
입력과 출력에 적합한 기호
–
–
–
–
–
극성
부정기호
내부연결 기호
외곽선 내부에 대한 기호
비논리적 연결에 대한 기호
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연습문제 과제
1차 연습문제
– 3-1, 3-11, 3-12, 3-16, 3-26
2차 연습문제
– 3-26, 3-34, 3-38, 3-46
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