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4장 순서회로 설계
순천향대학교 정보기술공학부 이상정
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목차
순서회로의 정의
래치
FF(플립-플롭)
순서회로의 해석
순서회로의 설계
D FF를 이용한 설계
JK FF를 이용한 설계
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순서회로의 정의
순서회로의 블록 다이어그램
상태(state)
– 주어진 시간에 기억장치 요소에 저장된 2진 정보
순서회로의 기술 입력, 내부상태, 출력
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순서회로의 정의
정보저장을 위한 논리구조
래치 : 비동기식 기억장치
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동기식,비동기식 순서회로
동기식, 비동기식
– clock pulse, clock generator
– clocked sequential logic
– 기억장치 요소의 입력으로서 클럭 펄스를 이용하는 동기식 순
서회로
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플립플롭
플립플롭(FF: flip-flop) :
– clocked sequential logic에서 사용되는 기억장치요소
– 1비트만을 기억
– 2개의 출력
– 다양한 종류의 FF
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래치
기억장치 : 입력에 의해 상태가 전환되기 전까지 2진 상태 유지
래치와 FF의 차이점 : 래치 --> FF
SR 래치
– NOR 게이트 이용
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래치
SR 래치의 타이밍 시뮬레이션
– 전파지연 : 2ns
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래치
NAND 게이트 이용 SR 래치
– 입력신호는 NOR 경우의 보수 : /S /R 래치
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클럭이 있는 래치
제어입력을 갖는 SR 래치
– 래치의 상태가 변할 수 잇는 순간을 결정
– C 가 enable 신호로 동작
– 정의되지 않은 상태 : 세입력이 모두 1일 때
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D 래치
SR 래치에서 정의되지 않은 상태 제거
두개의 입력 : D(data), C(control)
데이터 저장기능
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플립플롭
트리거(trigger)
– 제어 입력의 순간적 변화 래치의 상태 변화
래치의 투명성(transparent)과 그 문제점
– 제어 입력이 활성단계에 있는 동안 입력에 즉각적 반응
– 회로의 불안정
FF 구성의 두가지 방법
– 마스트슬레이브 FF : 두 래치의 결합
– 에지 트리거 FF
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마스터 슬레이브 플립플롭
마스트슬레이브 FF: 두개의 SR 래치와 1개의 인버터
– 동작
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마스터 슬레이브 플립플롭
마스트슬레이브 FF의 논리 시뮬레이션
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JK 플립플롭
JK FF
– SR FF의 변형 : 정의되지 않는 출력이 나오는 상태 제거
– 입력이 모두 1일 때의 응답 : 출력을 보수로 해줌
– 펄스 트리거(pulse-triggered) FF
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에지트리거드 플립플롭
클럭의 전이 동안만 반응
– D형 포지티브 에지트리거드 FF(그림chap4., t-90)
•
마스타슬레이브 형식
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에지트리거드 플립플롭
반응 타이밍에 대한 고려
– 셋업시간(setup time)
• 클럭전이가 발생하기에 앞서, 입력 D가 일정한 값으로 유지되어
야 하는 최소시간
– 보유시간(hold time)
• D 입력이 펄스의 포지티브 전이에서 사용된 후 변하지 않아야 하
는 최소시간
– 전파지연시간
• 트리거에지가 발생한 시각부터 새로운 상태로 출력이 안정성을
갖게 되는 시각까지의 지연 시간
– 최소 전파지연시간 > 최대보유시간
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에지트리거드 플립플롭
포지티브 에지트리거드 JK FF
– 클럭의 전이 동안만 반응
• 클럭 전이 발생시 셋업 시간과 보유시간 간격동안에 J와 K의 값
에 의해 결정
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특성표(characteristic table)
FF의 동작을 표로 설명 --> FF의 논리적 속성 정의
– 현재상태 : Q(t)
– 다음상태 : Q(t+1)
– 펄스 : t와 t+1사이에 작용
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순서회로 분석
순서회로의 동작 <--입력, 출력, 현재상태
– 출력, 다음상태 = f(입력, 현재상태)
순서회로의 논리도를 상술하기 위한 대수적 표기
상태표와 상태도 : 회로의 동작 설명
순서회로 = FF + 조합회로
플립플롭 입력식 : 플립플롭의 입력에 들어가는 조합회로의 일부
– 순서회로의 논리도 상술에 편리 : 대수식 형태
– FF의 형태와 이를 구동하는 조합회로을 기술
– 시간정보는 표시되지 않음
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순서회로 분석
FF 입력식 예(1)
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순서회로 분석
FF 입력식(2)
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상태표(state table)
순차회로의 입출력, FF 상태간의 관계
현재상태, 입력, 다음상태, 출력
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상태표(state table)
상태표 유도
– 현재상태와 가능한 모든 입력(000-111)
– 다음상태 <-- 논리도, FF 입력식
– A(t+1) = DA = AX+BX
– B(t+1) = DB = A’X
– Y = AX’ + BX’
D형 FF를 갖는 순차회로의 상태표 유도
– m개의 FF와 n개의 입력 : 2m+n줄의 상태표
• 현재상태와 입력 칸 : 0 - 2m+n -1의 2진 숫자
• 다음 상태 : D FF의 입력식에서 유도
• 출력 : 출력 분수만큼의 칸, 부울 함수로 부터 유도
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상태표(state table)
이차원 상태표
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상태표(state table)
밀리 모델 : 출력이 현재상태와 입력에 의존
무어 모델 : 출력이 현재상태에만 의존
– DA = A B Y
– Z=A
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JK FF를 이용한 분석
1. FF 입력식 <-- 현재상태, 입력변수
2. 다음상태 <-- JK FF 특성식
예:
– JA = B
KA = BX’
– JB = X’
KB = AX’ + A’X
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상태도
상태표 --> 상태도
– 원 : 상태
– 화살표 : 상태간의 전이
• 현재 상태동안의 입력
• 출력
– 밀리모델과 무어모델의 차이
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순서회로의 설계
시작 : 명세, 규격(specification)
– 상태표, 상태도(조합회로 : 진리표)
끝 : 부울함수 리스트, 논리도
동기식 순차회로 : FF + 조합회로
설계절차
– 명세 --> 상태도, 상태표
– 상태에 2진 코드 할당
– FF 입력식 유도
– 출력식 유도
– 간략화
– 논리도
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상태도와 상태표 작성법
명세 : 회로의 동작을 말로 표현--> 상태도와 상태표
예 : 순서인식회로의 상태도와 상태표(책 그림 4-21, 표 4-5)
– 1101의 발생을 인식(Z=1)
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상태도와 상태표 작성법
상태표
문제점 : 상태 최소화
상태의 2진화 : 그레이 코드 할당(표 4-6)
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D FF를 이용한 설계(1)
예제(그림4-22)
– 4개의 상태, 2개의 입력변수, 2개의 출력 변수
– 2개의 D FF
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D FF를 이용한 설계(2)
상태표와 입력식
A(t+1)=D
B(t+1)=D
Y(A,B,X)=sum(m(1,5))
A(A,B,X)=sum(m(2,4,5,6))
B(A,B,X)=sum(m(1,3,5,6))
간략화
DA =AB’+BX’
DB =A’X+B’X+ABX’
Y=B’X
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D FF를 이용한 설계(3)
논리도
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D FF를 이용한 설계(5)
사용되지 않는 상태를 갖는 설계
DA =AX+BX+B’C’
DB =A’C’X’+A’B’X
Dc =X’
o 사용되지 않는 상태를 갖는 설계
- n개의 FF : 2n개의 상태
- 필요한 상태는 2n개 이하
- 사용하지 않는 상태의 처리
.000, 110, 111
.상태표에 표시되지 않으며 무정의 최소항으로 처리
.입력포함 : 0000, 0001, 1100, 1101, 1110, 1111
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JK을 이용한 설계(1)
입력식
– D FF의 경우 : 상태표의 다음 상태가 됨
– JK FF의 경우 : 상태표와 입력식 간의 함수적 관계
FF 엑시테이션표(excitation table:표 4-9)
– 현재상태(Q(t))--> 다음상태(Q(t+1))
– 입력조건
설계절차
– 입력식 <-- 엑시테이션표
– 그 외는 D FF의 경우와 동일
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JK을 이용한 설계(2)
FF 엑시테이션표(excitation table)
D=Q(t+1)
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T=Q(t)Q(t+1)
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JK을 이용한 설계(3)
설계절차
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JK을 이용한 설계(4)
논리도
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JK을 이용한 설계(5)
타이밍도
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연습문제 과제
플립플롭: 4-4, 4-5
순서회로 분석: 4-12, 4-14
순서회로 설계: 4-21, 4-27
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