Transcript VHDL, FPGA를 이용한 소리인식 스위치 (Matched Filter 사용)

VHDL, FPGA를 이용한 소리인식 스위치
(Matched Filter 사용)
서상호, 정선민
전자정보공학
부
정보통신공학
전공
목차
 VHDL, FPGA 소개
 Matched Filter
 전체 구조
 내부 구조
 Simulation 결과
 참고문헌
VHDL 소개
 VHDL이란?
 VHDL(VHSIC Hardware Description Language)
 1980년대 초부터 미 국방성에 사용하기 시작한 새로운
HDL(Hardware Description Language)이다.
 상위의 동작 레벨에서부터 하위의 게이트 레벨까지 하드웨
어를 기술하고 설계하도록 하는 CAD 업계 및 IEEE 표준언어
 VHDL의 장점
 VHDL은 매우 넓은 범위의 Design을 가능하게 해 준다 .
 VHDL은 특정 Simulator, Technology, Manufacturing 및
Process 와 무관하다.
FPGA 소개
 FPGA란?
 FPGA(Field-Programmable Gate Array)
 중간 개발물 형태의 집적 회로(IC)
 FPGA의 장점
 사용 중 설계 사항이 바뀌면 새롭게 바뀐 논리 회로를
FPGA 소자에 입력하여, 바뀐 논리 회로로 작동
 불확실한 미래의 설계 변경에 대비하는 회로 설계 방법
VHDL Modeling
디지털회로 스팩정의
HDL Coding
시뮬레이션 벡터
기능 시뮬레이션
Functional Simulation
시뮬레이션 성공
Yes
HDL Code 합성 및 배치배선
No
FPGA Mode
타이밍 시뮬레이션
Timing Simulation
시뮬레이션 결과비교
Yes
PXA255-FPGA
FPGA 다운로드
및 테스트
No
Matched Filter
 Filter란?
 특정한 주파수에 따른 필터
 LPF, HPF, BPF
 Matched Filter란?
 일반적인 필터와는 다른 특수한 목적에 맞는 필터
 결과 값은 일반적으로 1 or 0
 예) 기린 모양의 문은 기린만을 통과 시킨다.
Matched Filter
 Matched Filter의 출력
Matched Filter
A matched filter is a linear filter designed to provide the maximum
signal-to-noise power ratio at its output for a given transmitted symbol
waveform.
ai
S
  
 02
 N T
2
2E
S
max   
,
 N T N 0
s (t )  n(t )
PSD=No/2
H (f)

where E   | S  f  |2 df

ai  n 0
Matched Filter


ai

H ( f )  S ( f )  e j 2 f df

0 
2



GY ( f ) df 

N0

2

Gx ( f ) H ( f )
2
df



H( f )
2
df

Thus

 S 

 
 N T

2
H ( f )  S ( f )  e j 2fT df

N0
2



2
H ( f ) df
Matched Filter
2


f1 ( x) f 2 ( x) dx





f1 ( x)
2
dx

2
dx

f1 ( x)  kf2 ( x)
The equality holds if
; k -> constant
2



f 2 ( x)
H ( f )  S( f )e
j 2fT
* -> complex conjugate


df



2
H ( f ) df

2
 S 

 
N0
 N T

2
S ( f ) df



2
S ( f ) df


or
2E
2
S
max   
where the energy E of the input signal s(t) is E   S ( f ) df
N0
 N T

Matched Filter
Maximum
S N 
T
holds
H ( f )  H 0 ( f )  kS * ( f )e  j 2 fT
or

h(t )  F 1 kS * ( f )e  j 2fT

ks( T  t )
0

0t T
elsewhere
Matched Filter
Correlation realization of the Matched filter
- Casual filter can be described in the time Domain as the convolution
t
z t   r t * ht    r  ht   d
0
ksT  t  0  t  T
ht   

elsewhere
0

t
t
z  t    r  τ  s[T  (t  τ)]dτ   r  τ  s[T  t  τ]dτ
0
when
t T
0


T
0
r (τ) s (τ)dτ
z(t)
z(t)
전체 구조
PXA255-FPGA
Reset
Signal
in
A/D
Converter
Unit Delay
….
12
Shift
Register
Module
Filter
Module
Adder
and
Multiplier
Yn
Int
Filter Out
Module
Adder
And
Compare
Int
Clock
Module
Clock
12MHz
12000Counter for
1KHz
Clock
1KHz
ALTERA
Cyclone
EP1C6Q240C8
LED
On
내부 구조
 Data Input과 Shift Register 및 Filtering
Reset
Data
Shift Register Module
Reg
Filter Module
Yn
Coeff0
Reg
Coeff1
Reg
Coeff2
Coeff3
Filter Out Module
Adder
Matching
Yes
No
Reg
Loop
Clock
Coeff00
Led On
Simulation 결과
Simulation 결과(계속)
결론 및 고찰
참고 문헌
 박 세 현, 『디지털 시스템 설계를 위한 VHDL 기본과 활용』,
도서출판 그린, 1998
 이 재 민, 『VHDL과 PLD를 사용한 디지털 시스템 설계 실습』,
홍릉과학출판사, 2000
 동 성 수․유 영 태․강 석 규, 『VHDL을 이용한 디지털 회로 설
계』,
동일출판사, 2003
 James H. McClellan․Ronald W.Schafer, Mark A.Yoder,
『Signal Processing First, Pearson Education International, 2000
 FPGA design, VHDL development
 http://www.asicfpga.com/,『ASIC & FPGA』