Transcript 슬라이드 1

Ch2-1. VHDL Introduction
1. VHDL 정의
2. VHDL의 역사
3. VHDL의 장점
4. HDL의 종류
5. VHDL 모델링
6. VHDL in MAX-PlusII
VHDL Introduction
 VHDL : Very High Speed Integrated Circuit
Hardware description Language (HDL)
다양한 디지털 시스템의 하드웨어의 기능 및 구조를 기술하고 설계,
모델링, 시뮬레이션, 검증이 가능 하도록 고안된 언어로써 직접 회로를
그려서 하드웨어를 설계하는 방식(bottom-up)과는 반대로 HDL 문법
에 따라 하드웨어의 동작을 기술하는(top-down)방식의 high level
language이다.
VHDL Introduction
VLSI 설계 방법의 변화
1960, 70년대
1980년대
1990년대
Design Method
Transistor
level
Gate or RTL
level
Logic, Function,
Algorithm level
Design Tool
Layout
Editor
Schematic
Editor
Combination
With HDL
Design Size
SSI, MSI
(>103 gate)
LSI, VLSI
LSI, VLSI
(103 - 105 gate) (>105 gate)
VHDL Introduction
설계 level
Design
System level
: 컴퓨터, 하드디스크
Chip level
마이크로 프로세서
RAM, ROM..
Register level
Gate level
레지스터, 카운터, 먹스
AND, OR, NAND, FF
Circuit level
R, L, C, TR…
Layout level
Metal, Semiconductor
VHDL을 이용한 디지털 시스템 제작
디지털 시스템의 제조 공정
Design Specification : 어떤 논리 회로를 설계
할 것인가를 구상.
Design Entry : 논리 회로를 어떤 방법으로 어떻게
설계할 것인가를 결정
- Graphic Design (Schematic Capture)
- HDL (Hardware Description Language);
Design Compilation : 문법검증, 하드웨어 구현,
시뮬레이션, 프로그래밍 파일 생성
Function Verification : 회로기능 검증
Timing Verification : 클럭 주파수나 시간지연에
따른 오동작을 검증.
Device Programming : 논리 회로를 프로그래밍
In-System Verification : 시스템이 꾸며진 상태에
서 하드웨어 검증
System Production : 제품 제조
VHDL 의 역사
▷ 1970년 초부터 미국방성은 VHSIC 계획 동안 그들이 구입하는 전자장
비의 효율적인 관리를 위하여 기술이나 Design의 변화에 관계없는 강력
한 HDL을 찾아오고 있었다.
▷ 1981 VHDL 개발 작업 시작
▷ 1983년 7월 Intermetrics, IBM, TI의 개발팀은 정부로부터 공식적으로
VHDL을 개발할 것을 허락 받았다.
▷이 개발팀은 VHDL Version 7.2를 1987년 2월에 완성했다.
▷ IEEE는 1986년 3월에 자체에 VHDL Analysis and Standardization
Group(VASG)을 형성하여 VHDL을 연구, 발전시키도록 했다.
▷ IEEE는 1987년에 "IEEE Standard_1076_1987"을 만들어 미 국방성의
인정을 받고 각 EDA 회사들의 지지를 받으면서 표준 VHDL을 내놓게 된다.
▷ 1992년에 IEEE는 다시 "IEEE std_1164_1992"를 내놓는데 이것은
Std_1076판의 수정본이다. IEEE는 매 5년 단위로 수정 VHDL판을
내놓을 예정이다.
▷ 1993년 : IEEE 1076-1993 발표
▷ 1995년: IEEE standard 1076.3, 1976.4 발표
VHDL 의 장점
1. 모든 수준에서의 기술이 가능하다.
VHDL을 이용하여 가장 추상적인 단계로부터 구체적인 단계까지의
modeling이 가능하다. 즉 Behavioral 기술, RTL(Register Transfer
Level) 기술 및 Gate Level의 기술을 선택적으로 사용 할 수 있다.
2. VHDL은 계층 독립적이다.
VHDL이 여러 가지의 서로 다른 Simulator, Technology 나 Fabrication
Process로 구현될 수 있다는 뜻이다. VHDL 사용자는 얼마든지 다른
Technology를 선택하여 자기의 Design을 제작 구현 할 수 있다.
3. VHDL은 호환성이 높다.
IEEE Standard (하드웨어 개발, 문서화)로 규정되어 있으므로, VHDL을
사용한 Design은 많은 다른 회사들간의 호환성이 보장된다.
4. VHDL은 다양한 검증이 가능하다.
VHDL을 이용한 Top-Down으로 설계기간이 훨씬 단축되고, 논리,신호,
시스템 검증으로 오류를 초기에 수정 할 수 있다. 또한 문서화로 설계의
재사용 및 변경이 가능하다.
HDL 의 종류
언어
특징
비고
VHDL
다양한 기술능력
(최상위-최하위)
알고리즘 구현에
많이 사용
Verilog HDL
VHDL보다는 낮은
기술능력
현재 산업체에서 많
이 사용.
ABEL-HDL
VHDL보다 낮은 레벨
의 언어
DATA I/O사에서
개발
AHDL
Altera사의 HDL
Altera사의 제품에만
적용
VHDL descriptions
1. Behavioral Description (동작묘사)
- Functional or Algorithm Description
- High Level Language Program 과 유사
- 문서화를 위해서 우수
- VHDL의 순차문 (Process) 사용
초보자레벨
2. Dataflow Description (데이터 흐름 묘사)
- Behavioral Description보다 한 단계 낮은 Level
- Boolean Function, RTL, 또는 연산자 (AND, OR) 표현
3. Structural Description (구조묘사)
- 가장 하드웨어적 표현에 가까움
- 구성요소 (component) 및 연결(port) 까지 표현
- 합성을 위해 사용
4. Mixed Description (복합묘사)
- 지금까지 기술된 방식을 혼합적으로 사용
- Simulation 및 합성 가능
전문가레벨
VHDL description
Behavioral Description 예
Dataflow Description 예
begin
process(a, b)
begin
if a = b then
equal <= '1';
else
equal <= '0';
end if;
end process;
end sample;
begin
z <= a or b ;
END test1;
VHDL description
Structural Description
1. Component문
이미 설계한 Entity를 부품으로 간주하여 구조적으로 설계하는 문이다.
예) entity nand_component is
port( in1, in2, in3, in4 : in std_logic;
out1, out2 : out std_logic );
end nand_component;
architecture sample of compare_logic is
component nand2 -- component nand2를 선언
port( a, b : in std_logic;
y : out std_logic );
end component;
begin
2. Generate문은 Component를 반복적으로 사용하기 위해서 사용한다.
VHDL in MAX-PLUSII
Text Editor를 이용한
회로의 구현
VHDL 문법에 의한 회로 기술
VHDL in MAX-PLUSII
Waveform Editor 를 이용한 표현
그래픽 Editor를 이용한 회로의 표현
VHDL in MAX-PLUSII
compile
Timing Simulation