Transcript 조교시간 프레젠테이션 자료

Verilog HDL
Model SIM
박사 과정
김현필
Processor lab.
Agenda
• Verilog HDL
• ModelSim Student Edition
• ModelSim6.2 PE
– 설치 방법
– 사용법
Processor lab.
HDL?
• HDL (Hardware Description Language)
– VLSI 설계의 복잡도 증가 및 time-to-market 감소
• GLM의 schematic 설계 불가능
• HDL 언어를 이용한 시스템 및 회로 수준 구현 보편화
– 하드웨어 기술 언어
• 논리 회로의 프로그래밍 언어에 의한 표현
• 네트리스트의 프로그래밍 언어적 표현
– 다양한 하드웨어 설계 방법 지원
• Structural 및 Functional 방법에 의한 설계
– 병렬 처리 구문의 설계 가능
• 하드웨어 구현이전에 시뮬레이션 가능
• Concurrent language
Processor lab.
HDL의 종류
• Verilog HDL
– 시뮬레이터 verilog XL 언어로서 개발
– C문법과 비슷, 95년 IEEE1364 표준
• VHDL
– 미국 국방성을 중심으로 개발
– 광범위한 분야의 기술이 가능 IEEE 1076표준
• SFL
– 논리합성 툴 PARTHENON 용의 HDL
– 동기 회로 설계로 용도가 제한, 간단
• ABEL-HDL
– DATA I/O사에서 개발, low level 언어
• AHDL
– ALTERA에서 개발, MAX 시리즈에 지원되는 언어
– 자사제품에만 사용 가능
Processor lab.
HDL 설계의 장점
• 설계의 효율화
– FPGA/CPLD를 만드는 회사와 관계없이 설계가 가능
– 논리 합성에 의한 설계 기간 단축
– 설계 자원의 활용 -> library
• 검증 정밀도의 향상
– 설계 도중 테스트 가능
– 입력에 따른 출력관측이 쉽고 비교 가능
– 시스템 레벨에서 테스트
Processor lab.
HDL의 단점
• 단일 클럭 사용
– 비동기 회로와 여러 개의 클럭을 사용할 경우 타이밍 조건이 복잡하
기 때문에 논리 합성 시 최적화가 어려움
• 높은 비용의 합성 툴
• FPGA/CPLD로 합성이 불가한 회로 존재
Processor lab.
ModelSim 설치
• ModelSim PE Student Edition
• 홈페이지
– http://model.com/content/modelsim-pestudent-edition-hdl-simulation
http://mpu.yonsei.ac.kr
연세대학교프로세서연구실
ModelSim 설치
click
click
http://mpu.yonsei.ac.kr
연세대학교프로세서연구실
ModelSim 설치
작성
http://mpu.yonsei.ac.kr
연세대학교프로세서연구실
ModelSim 설치
download
다운 후 설치는 그냥
엔터만 누르시면 됩니
다. 설치를 마치면
라이센스 관련 페이지
가 뜹니다.
http://mpu.yonsei.ac.kr
연세대학교프로세서연구실
ModelSim 설치
작성
http://mpu.yonsei.ac.kr
연세대학교프로세서연구실
ModelSim 설치
license가 메일로 전송
http://mpu.yonsei.ac.kr
연세대학교프로세서연구실
ModelSim 설치
각자 ModelSim이 설치된
폴더에
student_license.dat를 복
사하면 완료
http://mpu.yonsei.ac.kr
연세대학교프로세서연구실
Model Sim6.2 PE
• http://mpu.yonsei.ac.kr/lectures/2011_com/mod
elsim.zip
Processor lab.
설치 화면
V
Processor lab.
환경 변수 설정(1)
• Unzip modelsim.zip
• Make folder C:\flexlm
• Execute keygen
• Rename “license.txt” to “license.dat”
• Copy “license.dat” file to “flexlm” folder
• Execute modelsim
• 실행이 안될 경우 내 컴퓨터의 환경 변수 설정
Processor lab.
환경 변수 설정(2)
V
V
Processor lab.
Model-sim 실행
c:\Modeltech_6.2c\examples\tutorials\verilog\basicSimulation
Processor lab.
The End
수고 하셨습니다 ^^
Processor lab.