Transcript PowerPoint プレゼンテーション - PID Simulation

スピル制御試験計画
2007年5月23日
ハドロンビームラインSubGr. 清道明男
アウトライン
• スピル制御
• DSPボード製作・動作試験
• HIMACビーム試験
スピル制御試験計画 2007/5/23
スピル制御関係の工程
• H19年度：準備・設計
–
–
–
–
スピルシミュレーション
EQ・RQ磁石、電源設計
DSPボード製作、動作試験
HIMAC におけるスピル制御ビーム試験
• H20年度：装置製作
– EQ, RQ,フィードバック装置製作
• H21年度：インストール
– Q磁石インストール：７月
– スピルシステムオフビームコミッショニング：９月
– スピルフィードバックビームコミッショニング開始：１０月
遅い取り出し開始：H20年12月、スピル制御ビーム：H21年10月
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Akio Kiyomichi
スピル制御試験計画 2007/5/23
フィードバック装置の構成
武蔵工大
加速器
電流パターン
Timing
MR
取り出しゲート
モニタ
ビーム強度
A/D
スピルモニタ
A/D
スピル情報
D
D
フィードバック装置
DSP
(TI TMS320C6713)
E/O
O/E
D/A EQ
O/E
D/A RQ
DIGITAL
E/O
DIGITAL
DIGITAL
EPICS-IOC
(SZ130-SIL)
ハドロンG
GP-IO : AD9235
KEK オンラインG開発
LAN
開発範囲
中央制御棟より操作
開発項目
• DSPプログラム
• 入出力部：デジタルI/O、AD変換
• EPICSによる遠隔操作：モニタ、パラメータ変更など。
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Akio Kiyomichi
スピル制御試験計画 2007/5/23
武蔵工大の開発環境
D/A
Mark-2
AD/DA 変換ボード
FPGA
(PSD, Memory)
通信ボード
Ethernet
Linux
(EPICS)
DSP
(TI TMS320C6713)
FPGA
DSPコントロール
A/D
EPICS 制御
LAN
• Mark-1: 学生試作機 [完成]
– DSPスタータキットで構成
• Mark-2: 開発中、Mark-1の改良版
– Mark-1に通信用I/Oボード（SZ130-SIL ）を追加、EPICS-IOC開発
– AD/DAボードの改良 ORS-112
• Mark-3: J-PARC用
– オリジナル品、専用ボードの開発
– 中身はMark-2と同等
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Akio Kiyomichi
スピル制御試験計画 2007/5/23
スピル制御用フィードバック装置の開発
昨年度までにできていること
• Mark-1 完成、DSP部の単体動作
• ダミーデータ（PS, HIMAC）に対するフィードバック
これから開発するべきこと
• フィードバック装置の入出力部の開発
– デジタルI/Oを基本とする
– 入力：オンラインG開発のADCボードを用いたI/O、加速器情報
– 出力：EQ,RQの電源設計と並行して形式を定める
•
遠隔操作用通信部の開発
1. LAN接続、EPICS-IOCの導入
2. 受け渡し変数の取り決め、DSPプログラムの改造
3. 遠隔操作アプリの開発
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Akio Kiyomichi
スピル制御試験計画 2007/5/23
放射線医学総合研究所での実験
• J-PARCと同じ1/3共鳴の遅い取り出しビームラインを利用した
フィードバック装置の試験
実験計画
• HIMAC遅い取り出しの基礎データ収集 [H19年7月頃]
加速器操作無し、早期に実施する。現地調査含む
– 線形 tune ramp に対するスピル構造を測定
• Linear ramp の場合、スピル構造にビーム分布が直に反映
• スピルをフラットにするための tune ramp が導ける
– 疑似信号の元データとする
– Mark-1 の動作試験。フィードバック出力の検証。
• HIMAC遅い取り出しのフィードバック試験 [H19年10月以降]
Mark-2 完成後、加速器操作も行う。ビームタイム交渉の必要
– Mark-2 の動作試験
– 取り出し電磁石へのフィードバック
– 機器（Mark-3,AD/DAボード等）の試験も行いたい
– 実機試験の検討
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Akio Kiyomichi
スピル制御試験計画 2007/5/23
今年度の予定
H19年度前半
• Mark-2相当をKEKにて構築
– DSP開発の習得。アナログI/Oによるフィードバック試験
– 既存のDSPプログラムの検証・開発
• デジタルI/O部のR&D
– 使用予定のAD/DAボードの接続試験
• 通信部のR&D、方針決定
– SUZAKU+EPICS-IOCで可能か、別の方法を考える必要があるか
• HIMACの基礎データをおさえる
加速器デザインレビュー ９月頃
H19年度後半
• HIMACのビームを用いたフィードバック試験
• 遠隔操作に合わせたDSPプログラムの開発
• EQ,RQ 電源への入力信号の仕様決定
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Akio Kiyomichi
スピル制御試験計画 2007/5/23
中期展望
H19年度 EQ,RQ 電磁石・電源設計
• 入出力部の仕様決定。電源設計に反映させる。
H20年度 EQ,RQ 電磁石・電源製作
• 遠隔操作(EPICS)アプリの開発
• HIMACでMark-3、AD/DA、EPICSアプリまで含めた総合試験
12月 遅い取り出し開始
• フィードバック装置完成
• EQ,RQ 電磁石完成後、総合接続試験
H21年度
秋 遅い取り出しスピル制御ビーム開始
その他・検討事項
• シミュレーションとの組合せなどは可能か？
– 計算出力を疑似信号として入力、Virtual Accelerator のようなもの
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Akio Kiyomichi
スピル制御試験計画 2007/5/23
予備
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Akio Kiyomichi
スピル制御試験計画 2007/5/23
スピル制御
Spill Height = Intensity/Time
Intensity
• EQ（取り出し４極電磁石）１台
–
–
–
–
鋼板
ビームの整形、100Hz以下のノイズ除去
EQの磁場を変える＝Tuneを変える
Spill Height = Intensity/Time となるように
電流パターン（ΔIEQ）を調整
Spill
Time
IEQ
• RQ（リップル星４極電磁石）１〜２台
–
–
空芯 or フェライト
100Hz以上の高周波成分ノイズ除去
• フィードバック回路
–
–
–
DSPによるデジタルフィードバック装置
HD真空遮蔽膜に設置のロスモニタよりスピル信号を受けて、
EQ,RQの電流パターンを変更
EPICSによる遠隔操作
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Akio Kiyomichi
Mark-Ⅱ
既成品、比較的早期に実験
構成 C6713+FPGA既成品
システム構成
① DSPボード TMS320C6713 DSK (TI社)
DSP C6713(TI社） スターター･キット
② AD/DA ボード ORS-112
入力 ４ｃｈ：ADC 16bit x 4
出力 ４ｃｈ：DAC 16bit x 4
100万ゲートのＦＰＧＡ VartexⅡ1000-4C つき
③ 通信用IO ボード SZ130-SIL
SUZAKU-S スターターキット
イーサネット用Ｉ/Ｏ（選定中）
ハード
サンプリング周波数：225MHz
ＦＰＧＡ内でＰＳＤ処理
ＤＳＰ内で制御信号処理
ソフト
Ｃ、 ＣＣＳ、ＩＳＥ、ＥＰＩＣＳ、 μCLinux
②
Mark-Ⅱ
ADC
システム構成
右図参照
FPGA
(PSD, Memory)
DAC
③
FPGA
(CPU)
ハード
入力 アナログ：４ｃｈ（16 bit ）、
出力 アナログ：４ｃｈ（16 bit ）
サンプリング周波数：225MHz
ＦＰＧＡ内でＰＳＤ処理
ＤＳＰ内で制御信号処理
Ethernet
①
DSP
ソフト
Ｃ言語、 ＣＣＳ、ＩＳＥ、ＥＰＩＣＳ
μCLinux 2.6
注：ボード上のメモリは省略
Mark-Ⅱ
① TMS320C6713 DSK
概要
高性能32ビット浮動小数点DSP搭載
Xilinx SPARTAN 3 FPGA搭載
CPU
TMS320C6713
プロセッサの最高性能
2400 MIPS , 1350 MFLOPS
クロック周波数
225 MHz
RAMのタイプと容量
8 MバイトSDRAM
ブート用フラッシュメモリー
0.5 Mバイト
ソフト
C、ＣＣＳ（Ｃコンパイラ、アセンブラ、リンカ）
Mark-Ⅱ
② AD/DA ボード ORS-112
入力 ４ｃｈ
16 bit [AD9260 x 4] , Up to 2.5 MSPS
4Vpp, 200 Ohm inputs
AC or DC coupled inputs
出力 ４ｃｈ
16 bit [LTC2602 (2ch 内蔵) x 2] Up to 625kSPS/ch
FPGA VartexⅡ1000-4C
パワースペクトル(PSD)を実時間処理
内部にメモリを確保
Mark-Ⅱ
③ 通信用IO ボード SUZAKU SZ130-SIL
FPGAの中にCPUコアを搭載
FPGA ：XC3S1200E-4FG320C
CPUコア：MicroBlaze
DRAM
： 16MB x 2
フラッシュメモリ： 8MB (SPI)
LAN ： 100 BASE-TX / 10 BASE-T
OS： μCLinux 2.6
Mark-Ⅱ
信号処理の開発手順
ボード名
①
②
③
DSP C6713ボード
AD・DA・FPGAボード
通信用ＩＯボードSUZAKU
[市川、持木]
作業内容
時期･順番
CCSの習得
済
他のボードとの交信
8
ソフトでディジタルフィルタを構成
済
アナログ入力＞ＡＤＣ＞FPGA（スルー）＞
DAC＞アナログ出力
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FPGAで簡単なディジタルフィルタ処理
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FPGA内にメモリ作成、パソコンでデータ読出
し
5
FPGAでパワースペクトル密度(PSD)解析
6
PSD結果をDSPが読みこむ
7
CPUコア（MicroBlaze）を実装
既
μCLinux 2.6 をインストール
既
USER拡張エリアの構築
2
パソコンとのデータ通信を確認
1
ＥＰＩＣＸでの通信を確認
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Mark-Ⅲ
オリジナル品、専用
システム構成
マザーボード
ドーターボード１（DSP C6713）
ドーターボード２（FPGA SPARTAN3）
メモリ（RAM、SIMM）
I／Oボード（イーサネット、パラレルtoPC)
ハード
入力 アナログ：４ｃｈ（16 bit ）、 デジタル：4 ｃｈ
出力 アナログ：４ｃｈ（16 bit ）
サンプリング周波数： max 1 Msps
イーサネット（ SUZAKU SZ130-SIL）
ソフト
Ｃ言語、 ＣＣＳ
Mark-Ⅲ
オリジナル品、専用
システム構成
①マザーボード
②ADCボード コネクタ接続
③DACボード コネクタ接続
④ドーターボード１（DSP C6713） コネクタ接続
⑤ドーターボード２（FPGA SPARTAN3） コネクタ接続
⑥メモリ（RAM、SIMM） 一部ソケット接続
⑦I／Oボード（イーサネット、パラレルtoPC) コネクタ接続
①
④
DSP
ADC
③
DAC
②
⑦
FPGA
⑤
SIMM
⑥
Ethernet