Transcript ATLAS実験ミューオントリガーエレクトロニクスの開発と概要

ATLAS実験ミューオントリガーエレクトロニクス
の開発と概要
神戸大学自然科学研究科(D3)
一宮 亮
LHC Project
CMS
ALICE
ATLAS Detector
ATLAS
LHC-B
理研ワークショップ：
放射線検出器と電子回路の課題と展望
--光子検出器を中心に
2005年5月11日
1
Physics potential at LHC
• Higgs, SUSY発見を始めとする、~1TeVまでのエネルギーフロンティアの
新物理を開拓する実験。
• t, bやW/Z粒子の精密測定実験。(膨大な生成量)
Higgs discovery sensitivity
Event rate at low luminosity (1033/cm2/s)
5 sigma
100 GeV
1 TeV
2
ATLAS Detector
• 陽子コライダー
– 重心エネルギー： 14TeV
– Luminosity: 1034/cm2/s (at high
lumi.)
• 高いバンチ衝突頻度
– 40MHz (25ns)
– ~20 Interactions/bunch(min. bias)
⇒確実なバンチ識別が可能な、高速な ト
リガ用検出器と専用エレクトロニクスが必
要 (Level-1 Trigger:40MHz ⇒75kHz)
H → γγ
ATLAS Detector
-Inner Tracker
-Calorimeter(EM, Hadron)
-Muon Spectrometer
-トリガ用測定器
-Thin Gap Chamber(TGC)
[エンドキャップ部]
-Resistive Plate Chamber(RPC)
[バレル部]
- 精密測定器
-Monitored Drift Tube(MDT)
Event Display
without pile-up
(at high lumi.)
Event Display
3
with pile-up
(at high lumi.)
ATLAS Trigger System
3段階の Trigger Selection
ATLAS Trigger System
• Level-1 Trigger
* Triggerされた データは読み出される
(Trigger)
(Readout)
– バンチ交差周波数(40MHz)に同
期したPipeline処理。
– トリガ用検出器(Muon, Calo.)から
の信号を用いて、トリガレートを
７５kHzまで絞る。
(max:100kHz)
– Bunch ID の付加。
– 許容Latency：2μｓ
– 採択されたデータは全検出器の
Pipeline Memory から読み出され
る。 Readout
７５kHz→
• Level-2 Trigger
– Level-1 Trigger で選択されたRoI
から読み出す。(RoI Mechanism)
• Event Filter
– Computer Farm での処理。
4
Thin Gap Chamber(TGC)
構造図(T7 type)
断面図
1.6mm
1365
Pick-up strip
1.4mm
1.8mm
17 ～41
1245
GND
Graphite layer
単位：ｍｍ
動作条件
•
•
•
wire potential ～3.1kV
gas mixture CO2-n-pentane(55:45)
gas amplification 10^6
要求される仕様：




二次元読出しが可能
FR4 layer
50μｍ
1.8mm
Pick-up strip によって
time jitter ≦ 25ns
efficiency ＞ 99%
rate capability ＞ 100Hz/cm^2
long term stability ～ 10 years
1200
等電位面
9 ～ 57
２種類のスペーサー
ワイヤーグルーピング
5
TGC Trigger System
R
方
法：
ミューオンのトラックfinding +
磁場による横運動量(pT)解析
On-Detector
Electronics
３プレーンのチェンバ配置
(M1, M2, M3)
無限運動量トラック
(衝突点とM3間の直線）
からのずれを数値化
–合計 ~320,000 channels の入力
–この多チャンネルを効率よく処理するた
めに、出来る限り多くのエレクトロニクスは、
On-Detector(実験室内） に設置したい。
(channel 単価を安くすべし！）
–実験室外への信号は全て光ファイバーに
よるシリアルリンク(~100m)で行う。
•Low-pT 判定
–M2でのずれを測定(R, φ）
•High-pT判定
–M1でのずれを測定(R, φ）
•R-φ統合
6
TGC Electronics
３つの主要パス
(1)Trigger
PS Board
＊
Level-1 判定のためのトリガ候補の
選出 (40MHzでのpipeline 動作)
ASD ＊
(2)Readout
Level-1 判定されたイベントの
データを読み出し (最大75kHz)
(3)Control
エレキ
ハット
実験ホール
（放射線環境）
パラメータの設定などモジュールの
制御 (slow control)
光リンク(100m)
SL
PS Board
HPT
SSW
ROD
HSC
＊初段の、ASD(Amp.-Shaper-Discri.), PP(Patch Panel; タイミング調整回路)以外は
全てロジック(デジタル)回路。
CCI
7
ロジック回路用半導体デバイスの比較
デバイス
長所
短所
ロジックIC(74シリーズなど)
•入手が容易。
•少量製作に向く。
•回路の修正には、基板の作り直しが必
要となる。
•大規模な回路には、多量の素子数が必
要となり、開発も困難になる。
•集積度が低いため、高速動作が困難。
Complex Programmable Logic
Device (CPLD)
•不揮発性。
•小-中規模の回路に適する(VME,
CAMACインタフェースなどデコーダ
系の回路に向く)
•高速動作(latencyが一定)
•回路の修正が容易。
•構造上、比較的レジスタ数が少ない。
•FPGAに比べて高価格。
•内蔵するFlash/EPROM(configuration
memory)へのデータ書き込み用の昇圧
回路がある。
Field Programmable Gate
Array(FPGA)
•ASIC並の大集積度のものや、内蔵
メモリを備えたデバイスがある。
•CPLDに比べて低価格で大容量。
•回路の修正が容易。
•揮発性のため、電源投入時にデータ書
き込みが必要。(外部Flash/EPROMなど)
•複雑な組み合わせ回路では、
CPLD/ASICに比べて速度が出ない。
Application Specific IC(ASIC)
•最も高速な動作が可能。
•任意のサイズのメモリやアナログ回
路を組み込むことが出来る。
•IOピンの仕様も任意に設定可能
（配置、電圧規格(TTL/LVDSなど))
•開発費用が高額で、数千個以上の使用
数がないと価格的にメリットがない。
•回路の修正が必要となった場合、再試
作となり、高額な費用が掛かる。8
•製作に専門的な知識が必要。
TGCエレクトロニクスとその放射線環境

TGC エレクトロニクスで使用する電子回路
素子では、10年で

23.8krad （電離放射線による吸収線量）

5.6x1011 hadrons/cm2
エレキハット
の放射線に耐えなければならない。
（Safety Factor含む）
この環境下で、懸念される影響
実験ホール
↓
•
Single Event Effect (SEE) [確率的現象]による影響 ← 5.6x1011 hadrons/cm2
–
–
•
メモリ及びレジスタ値の反転。(TGCエレクトロニクスの環境では、数分に1回程度)
FPGA/CPLDのconfiguration data(デバイス内部のSRAMに記録）が変化し、異なった回路に変
化してしまう。
Total Ionizing Doze(TID) [蓄積効果]による影響 ← 23.8krad
–
–
–
特性の変化(動作速度の低下、消費電流の増加）。
最悪の場合、デバイスが永久故障する。(基板の交換は困難）
CPLDなど不揮発性の Flash/EPROM構造をもつデバイスは、内部昇圧回路の放射線損傷によ
り再書き込みが出来なくなる可能性がある。
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=>FPGA/CPLDは、使用困
ロジック回路用半導体デバイスの比較
デバイス
長所
短所
ロジックIC(74シリーズなど)
•入手が容易。
•少量製作に向く。
•回路の修正には、基板の作り直しが必
要となる。
•大規模な回路には、多量の素子数が必
要となり、開発も困難になる。
•集積度が低いため、高速動作が困難。
Complex Programmable Logic
Device (CPLD)
•不揮発性。
•小-中規模の回路に適する(VME,
CAMACインタフェースなどデコーダ
系の回路に向く)
•高速動作(latencyが一定)
•回路の修正が容易。
•構造上、比較的レジスタ数が少ない。
•FPGAに比べて高価格。
•内蔵するFlash/EPROM(configuration
memory)へのデータ書き込み用の昇圧
回路がある。
Field Programmable Gate
Array(FPGA)
•ASIC並の大集積度のものや、内蔵
メモリを備えたデバイスがある。
•CPLDに比べて低価格で大容量。
•回路の修正が容易。
•揮発性のため、電源投入時にデータ書
き込みが必要。(外部Flash/EPROMなど)
•複雑な組み合わせ回路では、
CPLD/ASICに比べて速度が出ない。
Application Specific IC(ASIC)
•最も高速な動作が可能。
•任意のサイズのメモリやアナログ回
路を組み込むことが出来る。
•IOピンの仕様も任意に設定可能
（配置、電圧規格(TTL/LVDSなど))
•開発費用が高額で、数千個以上の使用
数がないと価格的にメリットがない。
•回路の修正が必要となった場合、再試
作となり、高額な費用が掛かる。
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•製作に専門的な知識が必要。
Anti-Fuse FPGA
– Anti-Fuse FPGA(Actel, QuickLogic)
• 回路構成は、 configuration memory ではなく、Open 状態のAnti-Fuseを
Shortさせることにより決定される(焼き切り型で、再プログラム不可)。
• コンタクト抵抗が少ないため、FPGAの中では最も高速。
• 宇宙・航空用途に多く採用実績があり、ASICと同様にSEUによるレジ
スタ値の書き換わりを訂正する多数決ロジック(Voting Logic, TMR)の
ライブラリが用意されている。
Anti-Fuse
多数決論理回路
(Voting Logic, TMR)
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デバイスの選択
PS-Pack
ASIC
FPGA(Anti-fuse) HSC Crate
実験ホール
エレキハット
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ASIC Development (SLB ASIC)
• 4ブロックで構成
–
–
–
–
Input (mask, delay調整)
JTAG(レジスタ設定用)
Trigger(Low-pT判定; 40MHz動作)
Readout(読み出し系; 75kHz読み出し)
• ROHM 社 0.35mm CMOS
– セルベースＡＳＩＣ (3metal+1poly)
– ダイサイズ: 9.86mm x 9.86mm
– I/O ピン数: 256 (QFP)
Input
• 800Kゲート相当
– ランダムロジック: 200Kゲート
– メモリ: 600Kゲート (56kbit)
– 160bit入力、(40+5)bit出力。
JTAG
Readout
Trigger
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SLB ASIC開発で遭遇した問題点
• 放射線環境下で用いられるため、対策(レジスタは多数
決回路で構成）が必要。
• 「配線遅延＞ゲート遅延」のため、Flip-Flopでタイミング
違反(Setup/Hold)が発生しやすい。
– データが化ける原因。
• 論理合成の問題。
– 過多fanout信号の生成。
• Etc...
14
「配線遅延＞ゲート遅延」の問題
• プロセスが微細化すると、配線遅延が無視出来なくなってくる。
– 特に、単純なシフトレジスタの場合、以下の様な現象が起こり得る。
解決策：負エッジD-Flip Flop と正エッジD-Flip Flopの
組み合わせによるMaster-Slave方式の採用。
clock
clock
配線遅延
配線遅延
data
data
clock
clock
setup hold
setup hold
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論理合成の問題
• 古いDesign Compiler (2000.05)の奇妙な振る舞い。
– 各module 内の全ての負エッジD-Flip Flop の clock 入力が、clock ライ
ンにインバータ2個を挿入した出力に接続されてしまう。
– 通常は、Flip Flop のクロック入力には、何もゲートが接続されず、
Clock Tree が負荷分散しながら、等長配線してくれる。
結果
clock
tree末端
–ある試作では、30MHzまでし
か動作しなかった。
対策
–Design Compilerのバージョン
を 2001.08以降にして、適切な
オプション設定にした所、この
現象は発生しなくなった。
~440 fanouts (PSC@Readout Block)
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Summary
TGCエレクトロニクスシステム
放射線環境下で、~320,000chに及ぶ入力信号を効率よく処理するため、可能な限
り多くのエレクトロニクスを、On-Detector(実験室内） に設置した。
初段のトリガシステムであるため、低latencyが要求され(<2ms)、全てハードウェア
ロジックで実装している。
On-detectorに設置されるエレクトロニクスのデバイスは、全て耐放射線のチェック
を行った。その結果、FPGA/CPLDは回路が書き換わるため、使用出来ないこ
とが判明した。
ASIC Development
ASIC の製作では、多数決論理による放射線対策の他に、 Master-Slave 方式の採
用や、クロックツリーの構築など、ASIC特有の手法を施す必要があった。
また、千個以下しか使用数がなく、アナログ回路を含まない場合には、Anti-Fuse
型FPGAを利用するのが良い。
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CMOS ASIC(Rohm 0.35 um)
•
γ線照射結果 (TID, 蓄積ダメージ)
– 50kradまでは、顕著な消費電流の増加はない。
– VCO(PLLの制御電圧; 低いほどトランジスタの動作速度が速い）も、
30kradではほとんど変化がない。
– 照射後の動作確認の結果、全サンプルとも正常に動作した。
23krad
50krad
50krad
30krad
30krad
00
200
400
600
800
20
40
60
80
Absorbed
Dose(Gray)
Absorbed Dose(krad)
Patch-Panel ASIC
Voltage(V)
VCO
VCON(V)
Current(mA)
23krad
Patch-Panel ASIC
1000
100
00
20
40
60
80 1000
100
200
400
600
800
Absorbed Dose(krad)
Absorbed
Dose(Gray)
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