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ユビキタス検出器(仮称)
理化学研究所
重イオン核物理研究室
馬場 秀忠
理研RIPSでの実験
実験期間
準備1週間
実験1週間
片付け2~3日
2000年ごろ
すべてのケーブル&モジュー
ルを1週間で組み立て、2日で
片付けなければならない
ADC 300chぐらい
2005年では
ADC 1000chぐらい
BNC/Lemoケーブル1万本以上?!
様々な検出器&回路たち
実験毎に使う検出器はまちまち
目的に最適なセットアップをアレンジ
当然、回路系も毎回ゼロから構築
使う回路も実験毎にいろいろ
次期加速器RIBFでは
大強度不安定核ビーム
様々な速度のビーム
様々な実験スタイル
様々な実験装置(マグネットや蓄積リング)
様々な大規模検出器たち
長いビームライン
フレキシブルで高性能で扱いやすいDAQが
欲しい
コンセプト
構想段階で具体的なものは何も出来ていません!
検出器1つ1つが自律する
インテリジェンスを持つ
高性能である
ほぼDead Time Free
ネットワーク分散
フレキシブルである
自己キャリブレーション&出力が物理量
USBみたいにPlug & Play
自己のログをもつ
電圧の値などを記憶
ユビキタス検出器(仮称)の中身
ネットワークへ
Timing
Energy
Position
etc…
検出器からの信号
較正、ログ、最適電圧‥
検出器ごとの物理量変換のアルゴリズムはStudy
要求されるFADCのスペックは?
自己でキャリブレーションする仕組みを組み込む
HVモジュールも組み込めるとよい
ユビキタス検出器(仮称)の利点
単体で
回路の数を激減
まとめて
統括装置
検出器が自律しているので、ネットワークにつない
だ段階で即使用可能(Plug&Play)
出力が物理量なので、解析手間が省ける
物理量にゲートをかけてトリガーを作ることも可能
処理の遅い回路を使用しない→Dead Time Free
Digital MemoryでDead Time Free
新しい計測の試み
波形 or 物理量をRAMに保存
信号を即座に物理量に変換する
TimingとAnalogに信号を分けなくていい
RAM
FPGA
FADC
Physical Value
FPGA
Trigger
RAM
Trigger
ほぼDead Time Freeはいけるのか
検出器が耐えうるRateとの関係は?
PileupはDAQで判別すべき
速度の違う粒子が混ざり合うと、サイクロトロンの周
期以上にランダム化
FADCのDead Timeって?
基本的にはDead Time Free?
RAMは300~400 MHzが主流
PCの場合
Analog情報を得るために
Digitalで積分するなり、Shapingするなりすれ
ば容易にAnalog情報は得られる
Timing情報を得るために
必ずしも早いClockが必要なワケではない
FADCでも十分な分解能がでる可能性
DigitalでL.E.やCFD Timingを作る
全体にT0を配信
単なる矩形波じゃなくて、例えば三角波にする
T0
RF or Start
T0 FADC
Digital CFD
T
Detector
完成予定
2007~2010年ぐらいにはできていたい
チャンネルあたりの価格は?
数十万で出来ないかと期待
理研RIBFだけでなく、他の施設へも