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スピル制御 2007年10月26日 素核研ハドロンビームラインSubGr. 清道明男 アウトライン • スピル制御概要 • フィードバックQ電磁石 • DSPによるデジタルフィードバック装置 • HIMACビーム試験 • 今後のスケジュール J-PARC遅い取り出しユーザー加速器連絡会 2007/10/26 スピル制御用機器 取り出しビームの平坦化、リップル除去を行う機器 Spill • EQ（取り出し４極電磁石） [H20年度製作] – ビーム成形、1kHz程度までのリップル除去 – EQの磁場を変える＝Tuneを変える – Spill Height = Intensity/Time となるように IEQ 電流パターン（ΔIEQ）を調整 – コア：0.1mm 積層鋼板 – 磁場勾配~2T/m、 通常のQ磁石の1/10、応答時間重視 ビーム成形 Intensity Time Spill Height = Intensity/Time リップル除去 • RQ（高速リップル除去用４極電磁石） – 1kHz以上のリップル除去 – コア：積層鋼板or空芯orフェライト – 磁場勾配 ~0.2T/m、 通常のQ磁石の1/100、応答時間重視 • フィードバック装置 – DSPによるデジタルフィードバック – スピル信号、ビーム強度よりEQ,RQの電流パターンを変更 – EPICSによる遠隔操作 2 Akio Kiyomichi J-PARC遅い取り出しユーザー加速器連絡会 2007/10/26 機器の配置 Linac • D2電源棟： 中央制御棟 – Q磁石電源、フィードバック装置 • 中央制御棟： RCS – タイミング、遠隔制御 • Q磁石：アーク部 • ビーム強度モニタ：MRリング中に設置 • スピルモニタ： – ハドロンビームライン真空遮蔽膜に設置 Q磁石 MR D2電源棟 ビーム強度 スピル信号は加速器側とハドロンホール側を仕切る 真空遮蔽膜からの散乱粒子の計測より作る ロスモニタ ビームダクト スピルモニタ 真空遮蔽膜 ビーム HDホール 3 MR側 HD側 Akio Kiyomichi J-PARC遅い取り出しユーザー加速器連絡会 2007/10/26 フィードバックシステムの構成 LAN PC 取り出しの 開始・終了 中央制御棟 ゲート信号 加速器内の ビーム残量 通信部 制御部 DSP ビーム強度信号 取り出した ビームの量 スピル信号 電磁石制御信号 EQ,RQ電磁石 スピルモニタ 4 Akio Kiyomichi J-PARC遅い取り出しユーザー加速器連絡会 2007/10/26 EQ電磁石の仕様 Design of EQ using Tosca Simulation (3D approach) • 中心磁場勾配 2.60 T/m • ターン数 22 Turn/pole • 電流 301 A • 磁場長 0.7m • ボア径 160cm • インダクタンス 8.8 mH/m • コイル抵抗 97 m • 電圧 1.1 V/A @20 Hz 54 V/A @1000 Hz • 鉄芯材料：0.1mm 積層鋼板 磁場勾配は通常のMR-Q磁石の1/10で応答時間重視 1kHz 程度のリップル除去能力 電磁石２台直列接続（電源１台） -modulation をキャンセルし、Tune のみ変える 5 Akio Kiyomichi J-PARC遅い取り出しユーザー加速器連絡会 2007/10/26 EQ電磁石の運転パターン • マクロスピル成形時の電流パターン – FT 0.7 sec 、元ビームの分布がガウス型とフラットな場合に スピル制御で予測される電流パターン。極端な２例 6 Akio Kiyomichi J-PARC遅い取り出しユーザー加速器連絡会 2007/10/26 DSPによるデジタルフィードバックの構成 電流パターン 取り出しゲート Timing MR モニタ D-IO E/O ビーム強度 A/D E/O O/E D-IO スピル情報 スピルモニタ Amp D2ハドロンラック KEK-VME と GP-IO KEK オンラインG開発 フィードバック装置 DSP (TI TMS320C6713) O/E D-IO or O/E D/A D-IO E/O A/D D-IO EQ EPICS-IOC (SZ130-SIL) O/E D-IO RQ or O/E D/A LAN 中央制御棟より操作 開発項目 • DSPプログラム • 入出力部：デジタルI/O、AD変換 • 通信部：EPICSによる遠隔制御 • 遠隔制御アプリ：モニタ、パラメータ変更など。 7 Akio Kiyomichi J-PARC遅い取り出しユーザー加速器連絡会 2007/10/26 取り出し制御アルゴリズム 取り出し 時間幅 ビーム残量信号 V (t 0 ) ゲート信号 1 目標値 差分 ref (t ) X (t ) 制御信号 gain T 1 sT 2 1 sT 3 1 sT 1 sT 4 Y (t ) Gate (t ) Filter リップル除去 取り出しビ ーム信号 Spill (t ) スピルモニタ 取り出し電磁石 • KEK-PS運転での運用実績 – 2000年以降：アナログー＞デジタル回路（点線内） – デジタル化によりビーム状態の時間変化に対する最適なゲインの選択が 可能となった • J-PARCでは同じアルゴリズムを踏襲、パラメータの最適化を行う 8 Akio Kiyomichi J-PARC遅い取り出しユーザー加速器連絡会 2007/10/26 EQ制御演算 ディジタル制御のために、連続時間系(s)で示された伝達関数を Z変換によって離散時間系(z)の関数に変換する アナログEQ制御の伝達関数 Y ( s) 1 sT 2 1 sT 3 1 sT 1 A3 X ( s) R(n) sT 4 X(n) 離散化 Y ( Z ) A1 1 1 Z 1 X (Z ) A2 1 1 Z 1 A1 ゲイン Z W(n) X (Z ) A 3 X ( Z ) A2 α T1：19.1 A1：0.76923 T2：7.44 T3：1.73 T4：1300 A2 ：0.24954 A3 ：0.00052 1 + + ∑ Y(n) － 9 Z 1 Akio Kiyomichi J-PARC遅い取り出しユーザー加速器連絡会 2007/10/26 プログラムのフローチャート Gainの時分割選択 ADCより入力信号 3ch同時取得 ビーム残量に応じて最適なgainを選択 max gain1選択 gain2選択 gain3選択 50% gain4選択 30% gain5選択 90% 70% ゲート信号確認 min DACへ0 出力 電磁石制御演算 目標値ref(t)算出 誤差値X(n)算出 DACへ電磁石制御信号 出力 10 Akio Kiyomichi J-PARC遅い取り出しユーザー加速器連絡会 2007/10/26 フィードバック装置試作機（武蔵工大） 正面 ゲート ビーム強度 スピル Texas Instruments社製 DSPボード 平塚エンジニアリング社製 拡張インターフェース C6713DSK(下のボード) DSK6713IFA (上のボード) RQ EQ 中身 搭載DSPチップ TMS320C6713 最小マシンサイクル（動作周波数） 4.44ns (255MHz) サンプリング周波数 1kHz～200kHz 入力部 16ビット8ｃｈ 出力部 16ビット4ｃｈ 左：擬似信号発生器 右：DSPボード+拡張ボード 11 Akio Kiyomichi J-PARC遅い取り出しユーザー加速器連絡会 2007/10/26 フィードバック装置開発(Mark-II) ① DSP board: TMS320C6713 DSK – 高性能32ビット浮動小数点DSP搭載 – プロセッサ性能：2400 MIPS, 1350MFLOPS ② ADC FPGA (PSD, Memory) DAC ② AD/DA card: ORS-112 – – – – 16bit x4 ADC 2.5MSPS 16bit x4 DAC 625kSPS デジタル I/O: GP-IOからの入出力に利用 パワースペクトル(PSD)を実時間処理 逐次周波数解析の開発 ③ FPGA (CPU, Linux) Ethernet ① ③ Network I/O: SUZAKU-S DSP – Ethernet I/O – OS:Linux – EPICSによる遠隔制御に利用 12 Akio Kiyomichi J-PARC遅い取り出しユーザー加速器連絡会 2007/10/26 HIMAC ビーム試験 • 放射線医学総合研究所HIMAC – J-PARCと同じ1/3共鳴の遅い取り出しビームライン – EQに相当する取り出しビーム調整用Q磁石（QDS）が利用可能 • 2007年7月フィードバック装置試作機（Mark-I）のテスト – KEK-PSのアルゴリズム・パラメータを用い、ゲインのみ調整 – マクロスピル成形のみを実施 13 Akio Kiyomichi J-PARC遅い取り出しユーザー加速器連絡会 2007/10/26 スピル測定 QDS(EQ) off QF linear ramping Beam Intensity DSPフィードバック QDS(EQ) Input Pattern Beam Intensity Spill Spill Smoothing後のスピル Timing Gate Smoothing後のスピル デジタルフィードバックによるビーム成形に成功。 （高周波成分を無視して）フラットなビームを得られた 14 Akio Kiyomichi J-PARC遅い取り出しユーザー加速器連絡会 2007/10/26 スピル周波数解析 QDS(EQ) off 1.4kHz DSPフィードバック 2.8kHz 600Hz 200Hz 400Hz 1200Hz 100Hz 300Hz 50Hz 高速フーリエ変換(FFT)による周波数解析 • リップル（50Hzとその倍数）とRFノイズ（1.4kHzとその倍数） – 1.4kHzはHIMACのシンクロトロン振動数起源 – 実際の運転では取り出し時にRFをオフにするのでこの成分は現れない • フィードバック時には50Hz,100Hz成分が消えている – QDSのマクロ成形だけでもある程度のリップル除去が可能 – フィルタ処理の追加：次の実験項目 15 Akio Kiyomichi J-PARC遅い取り出しユーザー加速器連絡会 2007/10/26 スピル制御関係のスケジュール • フィードバックQ磁石、電源 – – – – Q磁石、電源設計 Q磁石、電源製作 Q磁石通電試験、磁場測定 Q磁石、電源インストール H19年度 H20年度 H21年春 H21年夏 • フィードバック制御装置 – – – – – DSP部試作、動作試験 Done ＩＯ部・通信部開発 H19年度 EPICSアプリ開発 H20年度 フィードバック制御ボード試作・試験、実機製作 HIMACにおけるビーム試験： -->H20年9月 • 年に数回マシンタイム取得、各開発タイミングに適宜実施 • スピル制御システム – スピル測定系準備 -->H20年秋 – スピルフィードバックビームコミッショニング開始：H21年10月 遅い取り出し開始：H20年12月、スピル制御ビーム：H21年10月 16 Akio Kiyomichi J-PARC遅い取り出しユーザー加速器連絡会 2007/10/26 メンバー • • • • 清道、中川、冨澤、佐藤（KEK） ：スピル制御全般 安達、染谷（KEK） ：電磁石、電源 市川、上遠野、持木（武蔵工大） ：フィードバック装置 武藤（KEK）、野田、渋谷（放医研）：実験協力者 17 Akio Kiyomichi J-PARC遅い取り出しユーザー加速器連絡会 2007/10/26 予備 18 Akio Kiyomichi DSPボード TMS320C6713 DSK 概要 高性能32ビット浮動小数点DSP搭載 Xilinx SPARTAN 3 FPGA搭載 CPU TMS320C6713 プロセッサの最高性能 2400 MIPS , 1350 MFLOPS クロック周波数 225 MHz RAMのタイプと容量 8 MバイトSDRAM ブート用フラッシュメモリー 0.5 Mバイト ソフト C、ＣＣＳ（Ｃコンパイラ、アセンブラ、リンカ） AD/DA ボード ORS-112 入力 ４ｃｈ 16 bit [AD9260 x 4] , Up to 2.5 MSPS 4Vpp, 200 Ohm inputs AC or DC coupled inputs 出力 ４ｃｈ 16 bit [LTC2602 (2ch 内蔵) x 2] Up to 625kSPS/ch FPGA VartexⅡ1000-4C パワースペクトル(PSD)を実時間処理 内部にメモリを確保 通信用IO ボードSUZAKU SZ130-SIL FPGAの中にCPUコアを搭載 FPGA ：XC3S1200E-4FG320C CPUコア：MicroBlaze DRAM ： 16MB x 2 フラッシュメモリ： 8MB (SPI) LAN ： 100 BASE-TX / 10 BASE-T OS： μCLinux 2.6 Mark-Ⅲ オリジナル品、専用 システム構成 ①マザーボード ②ADCボード コネクタ接続 ③DACボード コネクタ接続 ④ドーターボード１（DSP C6713） コネクタ接続 ⑤ドーターボード２（FPGA SPARTAN3） コネクタ接続 ⑥メモリ（RAM、SIMM） 一部ソケット接続 ⑦I／Oボード（イーサネット、パラレルtoPC) コネクタ接続 ① ④ DSP ADC ③ DAC ② ⑦ FPGA ⑤ SIMM ⑥ Ethernet J-PARC遅い取り出しユーザー加速器連絡会 2007/10/26 GP-IOモジュール • KEK Online Group で開発されているモジュール群 • スピル信号伝搬に使用 • GP-IO – KEK-VME で用いるVME型モジュール • GP-IO2 – 通常のVMEクレートで使えるタイプ。 – 開発はpending。強い要求が無い限り再開されない模様。 • Daughter card – – – – – ADC card : DAC card : AD/DA card : ADC1ch+DAC1ch 開発中 Opt card : D-IO card : 我々の依頼で開発、完成 GP-IO 23 Akio Kiyomichi J-PARC遅い取り出しユーザー加速器連絡会 2007/10/26 GP-IO LVDS D-io card 五十嵐（洋）氏のトラペより 40 pin flat connector • GP-IO daughter card • LVDS (入出力) • 40pin flat connector – 1/2 GND – 3/4 CLK （D-in 側は CLK は GP-IO2 で決め られた GCK-pin へ） – – – – 5/6 DATA00 7/8 DATA01 ….. 19/20 DATA17 • LED x3 – FPGA から制御 24 Akio Kiyomichi