Transcript 第三章逻辑门电路
第三章 逻辑门电路 第三章 逻辑门电路 • • • • • • 3.1 晶体管的开关特性 3.2 基本逻辑门电路 3.3 TTL逻辑门 3.4 其他双极型电路 3.5 MOS 逻辑门 3.6 编程逻辑器件 (PLD)简介 第三章 逻辑门电路 第三章 逻辑门电路 3.1.1 3.1 晶体管的开关特性 概 述 实现基本逻辑运算和常用复合逻辑运算的电子电路 与门 与 与 与非 非门 或 或非 非门 或门 或 与或非门 与或非 非门 非 异或门 异或 第三章 逻辑门电路 一、逻辑变量与两状态开关 二值逻辑: 所有逻辑变量只有两种取值(1 或 0)。 数字电路: 通过电子开关 S 的两种状态(开或关) 获得高、低电平，用来表示 1 或 0。 3V 逻辑状态 uO uI S u O uI S 低电平 断开 高电平 3 V 1 0 高电平 闭合 低电平 0 V 0 1 S 可由二极管、三极管或 MOS 管实现 第三章 逻辑门电路 二、高、低电平与正、负逻辑 高电平和低电平是两个不同的可以截然 区别开来的电压范围。 5V 5V 1 0 2.4V 0.8V 0V 正逻辑 0 1 2.4V 0.8V 0V 负逻辑 第三章 逻辑门电路 三、分立元件门电路和集成门电路 1. 分立元件门电路 用分立的元器件和导线连接起来构成的门电路。 2. 集成门电路 把构成门电路的元器件和连线，都制作在一块半 导体芯片上，再封装起来。 常用：CMOS 和 TTL 集成门电路 第三章 逻辑门电路 四、数字集成电路的集成度 一块芯片中含有等效逻辑门或元器件的个数 小规模集成电路 SSI (Small Scale Integration) 中规模集成电路 MSI (Medium Scale Integration) 大规模集成电路 LSI (Large Scale Integration) 超大规模集成电路 VLSI < 10 门/片 或 < 100 元器件/片 10 ~ 99 门/片 或 100 ~ 999 元器件/片 100 ~ 9 999 门/片 或 1 000 ~ 99 999 元器件/片 > 10 000 门/片 (Very Large Scale Integration) 或 > 100 000 元器件/片 第三章 逻辑门电路 3. 1. 2 晶体二极管的开关特性 一、静态特性 -A P区 -- --阳极 ++ ++ + + N区 ++ PN结 + UD - A K 反向 阴极 U (BR) 截止区 0 K ID I D/mA 反向 击穿区 正向 导通区 0.5 0.7 U D/V 1. 外加正向电压(正偏) 硅二极管伏安特性 二极管导通(相当于开关闭合) U D 0.7 V U D 0.5 V 2. 外加反向电压(反偏) 二极管截止(相当于开关断开) I D 0 第三章 逻辑门电路 二极管的开关作用： + [例] 电路如图所示， uI 2 V 或 3 V 试判别二极管的工作 状态及输出电压。 [解] 0.7 D DV + - - + uI uI U I L 2 V 二极管截止 uI U I H 3 V 二极管导通 uO - uO = 0 V uO = 2.3 V 第三章 逻辑门电路 二、动态特性 1. 二极管的电容效应 结电容 C j 电容效应使二极管 的通断需要一段延 迟时间才能完成 扩散电容 C D 2. 二极管的开关时间 uI ton — 开通时间 toff — 关断时间 t on t off ( t rr ) ≤ 5 ns (反向恢复时间) t 0 iD t 0 t on t of f 第三章 逻辑门电路 3. 1. 3 晶体三极管的开关特性 一、静态特性 (电流控制型) 1. 结构、符号和输入、输出特性 (Transistor) (1) 结构 (2) 符号 集电极 collector N 基极 base P N 集电结 iB b c iC 发射结 发射极 emitter e NPN 第三章 逻辑门电路 (3) 输入特性 iB f ( uBE ) uCE u电流关系 CE 0 状态 iB / µA 放大 饱和 临界 0 截止 iC / mA 条 件 发射结正偏 i C= iB uCE 1V集电结反偏 i C ＜ iB 两个结正偏 I CS= IBS uBE /V 两个结反偏 iB ≈ 0, iC ≈ 0 4 (4) 输出特性 iC f ( uCE ) iB 50 µA 饱 3和 区 40µA 放大区 30 µA 20 µA 2 10 µA 截止区 1 0 2 4 iB = 0 u /V CE 6 8 第三章 逻辑门电路 2. 开关应用举例 (1) uI UI L 2 V 发射结反偏 iB 0 +VCC (12V) Rc T 截止 iC 0 uO VCC 12 V Rb i B iC + 3V 2.3 k uI 发射结正偏 T 导通 + T 100 uo -2V ( 2) uI UI H 3 V 2 k 放大还是 饱和？ 第三章 逻辑门电路 饱和导通条件： +VCC +12V VCC iB I BS Rc Rc uI uBE iB ( uBE 0.7 V) Rb 3 0.7 mA 1 mA 2.3 Rb i B + 3V 2.3 k uI -2V 2 k iC + T 100 uo I CS VCC UCES VCC 12 I BS mA 0.06 mA Rc 100 2 Rc 因为 iB I BS 所以 T 饱和 uO U CES ≤ 0.3 V 第三章 逻辑门电路 二、动态特性 三极管饱和程度 t of f uI / V 3 0 t -2 0.9ICS 0.1ICS 0 iC t uO / V 3 0.3 0 t on t of f t 第三章 逻辑门电路 3.2 基本逻辑门电路 3. 2. 1 二极管与门电路及或门电路 一、二极管与门 真值表 +VCC UD = 0.7 V A B D1 303V V uA0 0 0 D21 0V30 V uB1 0 1 1 Y = AB 符号: +10V YR 0 0 0 uY 0 1 A B 电压关系表 uA/V uB/V 0 0 3 3 & 0 3 0 3 Y D1 导通 导通 截止 导通 D2 uY/V 导通 0.7 截止 0.7 导通 0.7 导通 3.7 与门（AND gate) 第三章 逻辑门电路 二、二极管或门 V V uA 3033V 电压关系表 真值表 D1 A B Y uY D2 0 u0B 0 3 3 V 0 V 0V 1 0 1 RO 1 1 0 UD = 0.7 1 -VSS 1 V1 -10V Y=A+B 符号: A B ≥1 uA/V uB/V 0 0 3 3 0 3 0 3 D1 导通 截止 导通 导通 D2 uY/V 导通 0.7 导通 2.3 截止 2.3 导通 2.3 Y 或门（AND gate) 第三章 逻辑门电路 正逻辑和负逻辑的对应关系： 正与门真值表 A 0 0 1 1 A B B 0 1 0 1 & Y 0 0 0 1 负或门真值表 0 1 10 Y = AB 同理： 正或门 A 1 1 0 0 A B B 1 0 1 0 ≥1 负与门 Y 1 1 1 0 Y A B 第三章 逻辑门电路 3. 2. 2 晶体三极管非门电路 一、半导体三极管非门 1. uI UIL 0V T 截止 uO UOH VCC 5V 2. uI UIH 5V T导通 UIH uBE 5 0.7 iB mA 1 mA Rb 4.3 I BS VCC 5 mA 0.17mA Rc 30 1 饱和导通条件: iB I BS iC + uI - Rb iB 4.3 k +VCC +5V Rc 1 k T β = 30 + uO - 因为 iB I BS 所以 T 饱和 uO U OL 0.3 V 第三章 逻辑门电路 三极管非门: iC + uI - A Rb iB 4.3 k +VCC +5V Rc 1 k T β = 30 Y + uO 电压关系表 真值表 uI/V 0 5 A 0 1 uO/V 5 0.3 Y 1 0 - 函数式 YA 符号 A 1 Y 第三章 逻辑门电路 3. 3 TTL逻辑门 +VCC +5V 3.3.1 TTL 与非门工作原理 1.1 — A、B 只要有一个为 0 T 多发射极三极管 uA uB 0.3 V 等效电路： uA 0.3 V , uB b 3.6 V uA 3.6 V , uB 0.3 V e1 c ueB1 (0.3 0.7) V 1 V 2 R1 4k 1V 5V A T2 T1 B 0.3V D1 0.7V D2 T2 、 T4截止 T3 、 D 导通 uO (5 0.7 0.7) V 3.6 V R4 130 T3 R2 1.6k 输入级 R3 1k 中间级 DY T43.6V RL 输出级 第三章 逻辑门电路 +VCC +5V 2. A、B 均为 1 uA uB 3.6 V 理论： uB1 ( 3.6 0.7 ) V R1 4k 2.1V 4.3V A 4.3 V B 实际： 3.6V D1 uB1 ( 3 0.7) V 2.1 V T2 、 T4 导通 T3 、 D 截止 uO = UCES4 ≤ 0.3V R2 1.6k R4 130 C T3 +V C 1V T2 T1 D 0.7V D2 输入级 T40.3V R3 1k 中间级 RL Y 输出级 TTL 与非门 第三章 逻辑门电路 +VCC +5V 整理结果： A 0 0 1 1 B 0 1 0 1 R1 4k Y 1 1 1 0 A & B Y AB T2 T1 D Y B D1 A R4 130 T3 R2 1.6k Y D2 输入级 T4 R3 1k 中间级 输出级 TTL 与非门 第三章 逻辑门电路 3.3.2 TTL与非门的主要参数： uO f ( uI ) 一.传输特性： uO /V +VCC +5V + uI - 1 截止区 4 AB + uO - 3.6V 线性区 3 C 转折区 2 0.3V 1 D 0 E 1 2 3 4 阈值电压 饱和区 uI /V u <uB1 1.3 V ， u uuI u<uI 0.5 V..46， 0 V AB 段： BC 段： > 1.4 V ， B1 CD DE 段： 段： 1 V T 开始导通 I I 4 O T T T3 、DT导通。 截止。 反相器的 阈值电压(或 门槛电压) 2 开始导通(放大区)，T 4 仍截止。 2T、T 4 截止， 2 、T 4 饱和导通， 3 、D U3≤TH 1V.(4线性 V ) UOL uOuOuU .6u V 0.3 I=OH O 第三章 逻辑门电路 4.22 输入高电平时的噪声容限： 输入端噪声容限 输入低电平时的噪声容限： G uI 1 UUNH —允许叠加的正向噪声电压的最大值 1 uO NL —允许叠加的负向噪声电压的最大值 UOL 0.4 0V.4 V U NH UUILmax Umax NL OH min IHmin G1 输出高电平 U OH G2 UOH min 2.4 V UIH UOH min U NH UIH min 输出低电平 UIL max UOL maxU NL 典型值 = 3.6 V 典型值 = 0.3 V UOL max 0.4 V UOL 输入高电平 典型值 = 3.6 V UIH min 2.0 V 输入低电平 U IL 典型值 = 0.3 V UIL max 0.8 V 第三章 逻辑门电路 1 传输延迟时间 tPHL — 输出电压由高到 低时的传输延迟 时间。 uI uI uO Uim 50%Uim t 0 tPLH — 输出电压由低到 uO 高时的传输延迟 Uom 时间。 tpd — 平均传输延迟时间 tPHL tPLH tpd 2 0 50%Uom t tPHL tPLH 典型值： tPHL= 8 ns , tPLH= 12 ns 最大值： tPHL= 15 ns , tPLH= 22 ns 第三章 逻辑门电路 3. 3. 3 TTL 集电极开路门和三态门 一、集电极开路门—OC 门(Open Collector Gate) 1. 电路组成及符号 可以线与连接 2. OC 门的主要特点 V CC 根据电路 R1 R2 A B D2 +V CC T2 T1 D1 +VCC +5V RC Y T4 R3 需要进行选择 外 接 +V CC RC A B & Y AB OC 门必须外接负载电阻 和电源才能正常工作。 第三章 逻辑门电路 线与连接举例： +V CC +VCC A T1 T2 Y1 +V CC RC 线与 A Y B T4 B C D G1 & Y1 T1 D T2 Y2 T4 Y AB G2 & +VCC C RC Y2 CD Y Y1 Y2 AB CD AB CD 第三章 逻辑门电路 外接电阻 RC 的估算： n — OC 与非门的个数 m — 负载与非门的个数 k — 每个与非门输入端的个数 1. RC 最大值的估算 uO UOH RC max U OH min VCC nI OH mkIIH 2 & n & iI k IIH 2 & … iR iO iI nIOH mkI IH U OH min VCC RC ≤ nI OH mkI IH IOH iO … iR RC ≥ UOH min uO VCC 1Y … 1 & +V CC RC 1 1 & m & IOH ：OC门截止时的反向漏电流。 IIH ：与非门高电平输入电流(流入 接在线上的每个门的输入端) 第三章 逻辑门电路 外接电阻 RC 的估算： 2. RC 最小值的估算 uO UOL 0Y 最不利的情况： 只有一个 OC 门导通， iR 和 iI 都流入该门。 2 & iR m I IL ≤ IOL n & iI k IIL 2 & … I OL m I IL … iR ≤ IOL … 1 & +V CC RC 1 1 & m & U OL max VCC ≤ I OL m I IL RC IIL ：与非门低电平输入电流(每个门 UOL VCC UOL V 'CC max max RRCC≥min 只有一个，与输入端的个数无关) I m I I OL OL m I IL IL IOL： OC 门带灌电流负载的能力。 第三章 逻辑门电路 二、 三态门 –TSL门(Three - State Logic) +VCC +5V 1. 电路组成 (1) 使能端低电平有效 R2 R1 A B & Y T3 A EN B EN EN DY D3 T4 (2) 使能端高电平有效 & T2 T1 EN A B R4 使能端 Y 1 EN EN 1 R3 第三章 逻辑门电路 2. 三态门的工作原理 +VCC +5V 以使能端低电平有效为例： EN 0 时 P = 1（高电平） D3 截止， 电路处于正常 工作状态： Q A T2 T1 B R4 T3 DY D3 T4 R3 Y A B P A B （Y = 0 或 1） R2 R1 EN 使能端 1 P 第三章 逻辑门电路 +VCC +5V EN 1 时 P = 0 (低电平) T2 、T4截止 D3 导通 uQ ≤ 1 V Q A B Y=Z R4 T3 DY D3 T4 R3 可能输出状态： 0、1 或高阻态 输出端与上、下均断开 记做 T2 T1 T3、D 截止 — 高阻态 R2 R1 EN 使能端 1 P 第三章 逻辑门电路 3. 应用举例： (1) 用做多路开关 EN 0 时 EN 1 时 G1 A1 1 Y A21 EN 10 A2 G2 1 EN 01 EN 使能端 使能 禁止 1 禁止 使能 第三章 逻辑门电路 (2) 用于信号双向传输 EN 0 时 A1 A2 G1 1 EN EN 1 时 10 G2 A2 A1 禁止 使能 1 使能 禁止 EN EN 10 1 第三章 逻辑门电路 (3) 构成数据总线 数据总线 G1 G2 EN 1 10 注意： A1 … EN 1 EN 1 EN 2 10 A2 Gn EN 1 EN n … 01 An 任何时刻，只允许一个三态门使能， 其余为高阻态。 第三章 逻辑门电路 3.4 其他双极型电路 3.4.1 ECL电路 射极耦合逻辑,简称ECL,它是非饱和型电路, 主要特点是有极高的工作速度,负载能力强功耗 很大，抗干扰能力较差。 3.4.2 I2L电路 集成注入逻辑，简称I2L电路，主要特点是 集成度很高，功耗较低，工作电源电压低，工 作电流低，但输出电压幅度小，工作速度低。 第三章 逻辑门电路 3. 5 MOS 逻辑门 3.5.1 MOS场效应管 1. 结构和特性： (1) N 沟道 漏极 D 4 iD /mA 可 uGS = 6V 变 电 阻 恒流区 5V 区 iD /mA 4 3 uDS = 6V iD + 3 开启电压 2 栅极 2 UTN = 2 V B uDS 4V 1 G 1 衬 UTN 3V +u 底 GS 0 2 4 6 8 10 uDS /V 0 2 4 6 uGS /V 截止区 漏极特性 源极 S 转移特性 第三章 逻辑门电路 漏极 D (2) P 沟道 参考方向 iD + B uDS 衬 开启电压 +u 底 GS UTP = - 2 V 源极 S P 沟道增强型 MOS 管栅极 与 N 沟道有对偶关系。 G 截止区 iD /mA -10 -8 -6 -4 -2 - 3V - 4V 0 -1 可 -2 - 5V 变 恒流区 电 -3 阻 uGS = - 6V 区 -4 漏极特性 UTP uDS /V -6 -4 -2 0 iD /mA -1 -2 -3 uDS = - 6V -4 转移特性 uGS /V 第三章 逻辑门电路 3. MOS 管的开关特性 (1) N 沟道增强型 MOS 管 +VDD +10V RD 20 k D uI B G S +VDD +VDD +10V +10V RD RD 20 k 20 k uO D uI G uO D uI S 开启电压 uI UTN UTN = 2 V uO U OH VDD iD G uO RON S uI UTN uO UOL 0 V 第三章 逻辑门电路 (2) P 沟道增强型 MOS 管 -VDD -VDD -VDD -10V -10V -10V RD RD RD 20 k 20 k 20 k D uI uO B G S 开启电压 UTP = 2 V D uI G uO D uI S uI UTP uO UOL VDD iD G uO S uI UTP uO UOL 0 V 第三章 逻辑门电路 3.5.2 NMOS 逻辑门 +VDD +10V 1. uI UIL 0V RD 20 k uGS U IL 0 V U TN 2 V MOS管截止 D uI uO U OH VDD 10 V 2. uI UIH 10V uGS UIH 10V UTN 2V MOS 管导通（在可变电阻区） uO UOL 0V 故 Y A G +u GS uO B+ uDS - S - 真值表 A 0 1 Y 1 0 第三章 逻辑门电路 3.5.3 CMOS 逻辑门 一、 CMOS 非门 1.电路组成及工作原理 +VDD +V +10V DD DD u +10V + GSP +10V S2 TP G B2 TTPP 2 R SONP D2 0V uA UTN = 2 V UTP = 2 V uA uGSN uGSP TN 0V u Y 10V u D1 TTNNG1 RSONNB1 S1 T +u N GSN - V SS Y TP 0 V < UTN < UTP 截止 导通 10 V > UTN > UTP 导通 YA A 1 截止 Y uY 10 V 0V 第三章 逻辑门电路 2.静态特性 (1) 电压传输特性： uO f ( uI ) +VDD G2 + uI - S2 TP B2 D2 D1 S1 VDD iD uO B1 G1 uO /V TN VSS A B C UNL UNH D 0 UTH UTN E F uI /V UTP 转折电压 DE、EF 段： 噪声容限： 指为规定值时，允许波动的最大范围。 U TN, 导通，u 截止、TP均导通。 导通， AB 段： TN CD 段： TN 0.5,， VDD uuII u<I U BC T 略下降。 N TN、TPO 与UBC、AB 段对应，TN、TP 的状态与之相反。 NL：输入为低电平时的噪声容限。 = 0.3VDD u = V i 0， 功耗极小。 u i i 。 O DD 、 D UNHT： 输入为高电平时的噪声容限。 O D TDP(max) : 导通 截止 N : 截止 导通 第三章 逻辑门电路 (2) 电流传输特性：iD f ( uI ) +VDD G2 + uI - S2 TP B2 D2 D1 S1 VDD iD uO B1 G1 uO / V TN VSS 电压传输特性 A B C UNL UNH D 0 UTH UTN iD / mA E F uI / V UTP C D 电流传输特性 CD 段： 段： 阈值电压： AB、EF T 、T 均导通，流过 p T 、T UNNTH = 0.5 VDD P总有一个为 A B E F 两管的漏极电流达到最大 截止状态，故 iD 0 。 0 uI / V = 3 ~ 18 UTH 值 （V iD =DD iD（max) 。 V） 第三章 逻辑门电路 二、CMOS 与非门 +VDD +10V A TP2 A uA B uB TP1 Y uY 01 T N1 0 1 TN2 B TN1 TP1 TN2 TP2 0 0 截 通 截 通 1 0 1 截 通 通 截 1 1 0 通 截 截 通 1 1 1 通 截 通 截 0 VSS 与非门 Y A B & Y = AB 第三章 逻辑门电路 三、CMOS 或非门 +VDD +10V A uA B uB 01 TP1 0 1 TP2 T N1 TN2 Y uY A B TN1 TP1 TN2 TP2 0 0 截 通 截 通 1 0 1 截 通 通 截 0 1 0 通 截 截 通 0 1 1 通 截 通 截 0 VSS 或非门 A B ≥1 Y A B Y 第三章 逻辑门电路 四、 CMOS 与或非门和异或门 1. CMOS 与或非门 1). 电路组成： 由CMOS 基本电 路(与非门和反相器) 组成。 2). 工作原理： Y AB CD AB CD AB CD A B & AB C D & AB CD 1 & CD A B C D & ≥1 Y Y 第三章 逻辑门电路 五、 CMOS传输门 (TG 门 — Transmission Gate) 1. 电路组成：(双向模拟开关) C uI / uO TP C +VDD uO / uI uI / uO TG uO / uI TN C 2. 工作原理： VSS 关断电阻大 导通电阻小 ( ≥ 109 ) (几百欧姆) C (1) C 1 、C 0 : TN、TP均导通， uO uI (0 ~ VDD ) ( 2) C 0 、C 1 : TN、TP均截止， uO uI 第三章 逻辑门电路 六、CMOS 三态门 1. 电路组成 +VDD 01 TP2 TP1 A Y T N1 EN 10 1 10 T N2 V SS 使能端 EN 2. 工作原理 ( 1 ) EN 1 TP2、TN2 均截止 Y 与上、下都断开 Y = Z(高阻态 — 非 1 非 0) ( 2 ) EN 0 TP2、TN2 均导通 Y A (1 或 0) 3. 逻辑符号 A EN 1 Y EN 控制端低电平有效 第三章 逻辑门电路 七、CMOS 漏极开路门 (OD门 — Open Drain) +VDD 1. 电路组成 RD 外接 Y D A B & 1 G B S TN VSS 符号 A +VDD RD & PY1 B & C 2. 主要特点 D (1) 漏极开路，工作时必须外接电源和电阻。 (2) 可以实现线与功能： 输出端用导线连接起来实现与运算。 U OH VDD (3) 可实现逻辑电平变换： Y P1 P2 AB CD AB CD (4) 带负载能力强。 PY2 Y 第三章 逻辑门电路 3. 5. 4 CMOS 电路使用注意事项 一、CC4000 和 C000 系列集成电路 1. CC4000 系列：符合国家标准，电源电压为 3 18 V，功能和外部引线排列与对 应序号的国外产品相同。 2. C000 系列： 早期集成电路，电源电压为 7 15 V， 外部引线排列顺序与 CC4000 不同， 用时需查阅有关手册。 二、高速 CMOS (HCMOS) 集成电路 54/74 HC(带缓冲输出) 标准门 = 100 ns 传输延迟时间 tpd 54/74 HCU(不带缓冲输出) HCMOS: 54/74 系列 HCMOS = 9ns 54/74 HCT(与 LSTTL 兼容) 第三章 逻辑门电路 三、CMOS 集成电路的主要特点 (1) 功耗极低。 LSI：几个 μW ， MSI：100 μW (2) 电源电压范围宽。 CC4000 系列：VDD = 3 ~ 18 V (3) 抗干扰能力强。 输入端噪声容限 = 0.3VDD ~ 0.45VDD (4) 逻辑摆幅大。 UOL 0V , UOH VDD (5) 输入阻抗极高。 ≥ 108 Ω (6) 扇出能力强。 扇出系数：带同类门电路的个数，其大小 CC4000系列：≥ 50个 反映了门电路的带负载能力。 (7) 集成度很高，温度稳定性好。 (8) 抗辐射能力强。 (9) 成本低。 第三章 逻辑门电路 四、CMOS 电路使用中应注意的几个问题 1. 注意输入端的静电防护。 2. 注意输入电路的过流保护。 3. 注意电源电压极性。 4. 输出端不能和电源、地短接。 5. 多余的输入端不应悬空。 多余输入端 的处理 与门 、 与非门 ：接电源 或 与其他输入端并联 或门 、 或非门 ：接地 或 与其他输入端并联 6. 输入端外接电阻的大小不会引起输入电平的变化。 思考原因？ 因为输入阻抗极高 （≥ 108 ） 故 输入电流 0 ，电阻上的压降 0。 第三章 逻辑门电路 3.6 编程逻辑器件 (PLD)简介 3.6.1 PLD的基本概念与表示符号 1. 基本结构 输 入 • • • 输 与 入 输入项 门 积项 电 阵 路 列 或 输 门 或项 出 阵 电 列 路 2.缓冲器的表示方法 A 1 A A A A A 输 • • • 出 第三章 逻辑门电路 3.导线交叉点上的连接方式 4. 与门表示法 5.或门表示法 第三章 逻辑门电路 3.6.2 PLD的基本结构 1. 按可编程情况分 分类 与阵列 或阵列 输出电路 出现年代 PROM 固定 可编程 固定 70年代初 PLA 可编程 可编程 固定 70年代中 PAL 可编程 固定 固定 70年代末 GAL 可编程 固定 可组态 80年代初 第三章 逻辑门电路 (1) PROM — 可编程只读存储器 (Programmable Read Only Memory） I2 I1 I0 或阵列 缺点： (可编程) • 只能实现标准 与或式 • 芯片面积大 • 利用率低,不经济 与阵列 (固定) 用途： • 存储器 • 函数表 • 显示译码电路 O2 O1 O 0 第三章 逻辑门电路 (2) PLA — 可编程逻辑阵列 (Programmable Logic Array) I2 I1 I0 与阵列 (可编程) 或阵列 (可编程) 优点： • 与阵列、或阵列 都可编程 • 能实现最简与或式 缺点： • 价格较高 • 门的利用率不高 O2 O1 O 0 第三章 逻辑门电路 (3) PAL — 可编程阵列逻辑 (Programmable Array Logic) I2 I1 I0 或阵列 优点： (固定) • 速度高 • 价格低 • 采用编程器现场 编程 与阵列 (可编程) 缺点： • 输出方式固定 一次编程 O2 O1 O 0 第三章 逻辑门电路 (4) GAL — 通用阵列逻辑 (Generic Array Logic) I2 I1 I0 或阵列 (固定) 与阵列 (可编程) 优点： • 具有 PAL 的功能 • 采用逻辑宏单元 使输出自行组态 • 功能更强，使用 灵活，应用广泛 O2 O1 O 0 第三章 逻辑门电路 2. 按可编程和改写方法分 第二代 编程方式 改写方法 特点、用途 一次性掩模 不能改写 固定程序、数据、函 （厂家） 数表、字符发生器 编程器(用户) 紫外光擦除 先擦除，后编程 第三代 编程器(用户) 电擦除 擦除、编程同时进行 第四代 在系统可编程 软件 直接在目标系统或线 路板上编程 PLD 第一代 3. 按组合、时序分 组合 PROM、 PLA 时序 时序型 PAL 电路 组合型 PAL 电路 GAL (也可实现组合电路) 第三章 逻辑门电路 第三章 小结 一、半导体二极管、三极管和 MOS 管 是数字电路中的基本开关元件，一般都工作在开关 状态。 1. 半导体二极管：是不可控的，利用其开关特性可构成 二极管与门和或门。 2. 半导体三极管：是一种用电流控制且具有放大特性的开 关元件， 利用三极管的饱和导通与截止 特性可构成 非门 和其它 TTL 集成门电 路。 3. MOS管：是一种具有放大特性的由电压控制的开关元件， 利用 N 沟道 MOS 管和 P 沟道 MOS 管可构成 CMOS 反相器和其它 CMOS 集成门电路。 第三章 逻辑门电路 二、分立元件门电路 主要介绍了由半导体二极管、三极管和 MOS 管构成的与门、或门和非门。 虽然，分立元件门电路不是本章的重点，但是 通过对这些电路的分析，可以体会到与、或、非三 种最基本的逻辑运算，是如何用半导体电子电路实 现的，这将有助于后面集成门电路的学习。 第三章 逻辑门电路 三、集成门电路 — 本章重点 主要介绍了 CMOS 和 TTL 集成门电路，重点应 放在它们的输出与输入之间的逻辑特性和外部电气特 性上。 1. 逻辑特性（逻辑功能）： 普通功能 — 与门、或门、非门、与非门、或非门、与或非 门和异或门。 特殊功能 — 三态门、OC门、OD门和传输门。 2. 电气特性： 静态特性 — 主要是输入特性、输出特性和传输特性。 动态特性 — 主要是传输延迟时间的概念。 第三章 逻辑门电路 四、集成门电路使用中应注意的几个问题 分类 工作电源 输出电平 阈值电压 输入端串 接电阻Ri 输入端 悬空 多余输入 端的处理 TTL VCC = 5 V UOL= 0.3 V UOH = 3.6 V UTH = 1.4 V CMOS VDD = 3 18 V UOL 0 V UOH VDD UTH = 0.5 VDD 当 Ri > Ron（2.5 k ） 在一定范围内，Ri的改 变不会影响输入电平 输入由 0 → 1 即 Ri = 不允许 输入为 “1” 1. 与门、与非门接电源；或门、或非门接地。 2. 与其它输入端并联。 第三章 逻辑门电路 [练习] 写出图中所示各个门电路输出端的逻辑表达式。 CMOS TTL A & Y1 = 1A 100k 100 A 100k 100 A & Y1 = 1 ≥1 Y1 A 100k 100 ≥1 Y1 = A 0 A 100k 100 第三章 逻辑门电路 [练习] 写出图中所示各个门电路输出端的逻辑表达式。 CMOS TTL A =1 Y1 A 100k 100 A 悬空 A =1 Y1 A 100k 100 & Y1 A A 悬空 不允许 & Y1