Transcript 可擦除可编程只读存储器

《数字电子技术基础》
第7章 半导体存储器和可编程逻辑器件
半导体存储器的分类、
电路结构和工作原理，
存储器扩展容量的连接方法，
应用存储器实现组合逻辑电路的方法。
简单可编程逻辑器件PAL、GAL，的基
本结构、逻辑功能
•
•
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•
半导体存储器存储大量二值信息的器件,数字系统重要组成部分。
半导体存储器按存、取功能分为两大类。
随机存储器（Random Access Memory，RAM）
随机存储器：静态RAM（Static RAM）、动态RAM（Dynamic RAM）。
只读存储器（Read Only Memory，ROM）
只读存储器：掩模ROM；可编程只读存储器（Programmable ROM，PROM）；
可擦除可编程只读存储器（Erasable Programmable ROM，EPROM）；
半导体存储器从制造工艺分为双极型和MOS（CMOS）型，MOS型存储器具有
功耗低、集成度高的优点，大容量存储系统普遍采用MOS型存储器。
7.1
随机存储器（RAM）
• 随机读/写存储器，RAM，快速地从存储矩阵中读出/写入任意数据字。
• RAM电路存储单元的结构不同，分为静态SRAM和动态DRAM两大类。
• RAM存储器的性能指标主要有存储容量和存取速度。RAM的存储容量越来越
大，存取速度越来越高。
• 由Intel公司创始人之一的戈登·摩尔（Gordon E. Moore）在1965年提出的
摩尔定律：集成电路的集成度每18个月就翻一番，特征尺寸每3年缩小1/2
。集成电路芯片的集成度大体上每3年增加4倍。目前50 nm的集成电路已进
入大规模生产，在单个芯片上可集成约几十亿个晶体管，研究工作则已经
进入深亚微米（Very Deep SubMicron，VDSM）领域。
7.1.1
RAM的结构
• RAM主要由存储矩阵、地址译码器和读/写控制电路（I/O）三部分组
成。
• 1．存储矩阵
• RAM电路结构：一个存储单元可以存储1位二值代码，存储单元分为
静态存储单元和动态存储单元。
• 存储矩阵由存储单元按照阵列形式排列组成。存储矩阵是16行16列
的矩阵，共有256个存储单元，可以存储256个字，每个字的字长为1
位，存储容量为256 × 1位。可以写为：存储容量 = 存储字数×位
数。
• 2．地址译码器
• 为了便于进行读/写操作，要为每一存储单元编写唯一的地址码。256个
存储单元编码，28 = 256，需要8位地址码A7～A0。
• 地址译码分为两个部分，行地址译码器A3～A0译码选中的行线为高电平
，选中一行存储单元，
• 列地址译码器A7～A4译码选中的列线为高电平，选中一列存储单元，行
线与列线交叉的存储单元被选中，可以进行读/写操作。地址译码器的
译码输出可以有高电平或低电平。地址译码器的输入是n位地址码（地
址总线数），输出为可寻址数2n（存储的字数）。
3．读/写控制电路与片选信号
• RAM由多片组成，系统每次读/写操
作只针对其中一片或几片。
• 每片RAM芯片上有片选控制端CS ，
片选信号 CS =0选中该芯片，正常读
/写操作。
• CS =1没有选中该芯片，输入/输出
端均为高阻态，不能读/写操作。
• 读/写控制电路是存储单元与系统数
据总线连接的I/O接口，
• 控制电路的读/写操作。 R / W =1控
制对存储单元的读出操作，
• R / W =0，控制对选中的存储单元
写入操作。
• 读写控制电路由缓冲放大器A1、A2和
A3组成，当CS =0、R / W =1时，A1导
通、A2、A3截止，选中单元的存储数
据通过I/O读出；
• 当 CS =0、R / W =0时，A1截止、A2、
A3导通，数据D通过I/O→A2写入原码
D，通过I/O→A3写入反码 D
• 读/写控制电路主要包含数据输入驱
动电路和读出放大器，以利于RAM内
外的电平能更好地匹配。
7.1.2
存储单元
• 1．静态存储单元（SRAM）
• SRAM的存储单元由锁存器构成。
• 六管CMOS静态存储单元：VT1、VT2和VT3、
VT4分别构成反相器，两个反相器构成RS锁
存器，存储一位二值代码。VT5～VT8门控管
，作模拟开关，
• 地址码使Xi和Yj高电平，VT5～VT8导通，选
中本单元。
• 读出，RS锁存器的Q端→VT5 →位线相连，
→VT7管，存储数据→D端，→I/O电路→数
据总线；
• 写入，写入数据→I/O电路→D和 D 端，通
过VT7、VT8管和位线Bj、B j 写入到RS锁存器
的Q与 Q 端。
• 采用六管COMS存储单元的芯片静态功耗极小
，当片选端加入无效电平时，立即进入微功
耗保持数据状态，只需微瓦数量级的功耗就
可以保持原存数据不丢失。
2．动态存储单元（DRAM）
• 动态存储单元（DRAM）用电容存储数据，MOS管数量
少，电路结构简单，占用芯片面积小，DRAM具有高
集成度和低成本的优点。
• 由于电容的容量小（通常仅为几皮法），会有极小
的漏电流发生，信息不能长久保存，每一次读取数
据都是破坏性读出（相当于放电）。
• DRAM存储矩阵需要不断刷新，为电容定时补充电荷
，以保证保存的数据不丢失。
• 单管动态存储单元是存储单元中电路结构最简单，
• 一个N沟道增强型MOS管VT和电容CS组成。
• 存储单元MOS管的作用相当于开关，栅极连接字线，
字线X加高电平控制VT导通。
• 写操作，字线高电平X=1，N沟道VT导通，位线上的数据D通过导通的
VT将信息存入CS。
• 读操作，字线X=1，VT导通，电容CS通过VT将存储的信息送到位线上，
读出存储信息。
• 动态存储单元的读、写和刷新控制电路。
• 控制电路具有3个缓冲器，输入缓冲器A1、
输出缓冲/灵敏放大器A2和刷新缓冲器A3。
• 读/写控制线 R / W 低电平，控制缓冲器A1
导通，进行写操作；输出缓冲器A2被禁止，
高阻态。
• 写入数据1，行线为高电平，VT导通，数据
输入DIN高电平→A1 →位线 →VT →电容CS
充电，将1写入电容。
• 写入数据0，数据输入DIN低电平 →A1 →位
线为低电平，电容CS →VT与位线连接放电
，将0写入电容。
• 读/写控制线 R / W 高电平，A1被禁止，高阻态；输出缓冲/灵敏放大器A2导
通，可以进行读操作。
• 当行线为高电平，VT导通，电容→位线连接 →A2将电容电压（存储信息）
放大后读出→数据输出端DOUT。
• 这是一种破坏性读出，DRAM的灵敏读出放大器，将读出信号放大，再通过
刷新电路将原存储的信号恢复。
• 刷新操作要求读/写控制线 R / W 高电平，行线与刷新线为高电平，VT导通
，电容→连接位线，电容的电荷→A2 →A3输入 →再写回电容。
• DRAM的刷新操作是按行依次执行一次读操作来实现的。
7.2
只读存储器（ROM）
• 只读存储器（ROM）是永久性数据存储
器。正常工作，只能从ROM读取数据，
不能修改写入数据。ROM电路结构简单
，断电后数据不会丢失。
• 只读存储器可以分为固定ROM、可编程
ROM（PROM）和可擦除的可编程ROM（
EPROM）几大类。
7.2.1
固定ROM
• 固定ROM（掩模ROM）在出厂时将需要
存储的数据用电路结构固定下来，一
经写入就无法改写。
• ROM电路3部分组成：存储矩阵、地址
译码器和输出缓冲器。
• 4×4 NMOS管的固定ROM电路。
• ROM的2线-4线地址译码器有两个地址输入A1A0，输出4条字线W0～W3，选取存
储矩阵中的4个字。
• 存储矩阵由NMOS管存储单元排列组成，存储单元可以存放1位二值代码。
• 输出缓冲器由4个三态缓冲器构成，输出控制端 EN =0时，存储数据输出到
D3～D0端；输出控制端EN =1时，输出端呈高阻态。
• 存储矩阵按照4行× 4列排列，行线为字线，列
线为位线，每个交叉点为一个存储单元
• 有MOS管的存储单元存储数据1，无MOS管存储单
元存储数据0。
• 地址译码器地址A1A0=00，输出字线W0高电平，
其他字线为低电平。
• W0连接的MOS管栅极高电平，MOS管导通，漏极连
接的位线置0，三态缓冲器反相，输出数据D2和
D0为1；
• 没有MOS管的存储单元位线高电平，反
相输出数据D3和D1为0。W1～W3字线低电
平，连接的MOS管截止，输出位线通过
导通的负载管连接电源VDD，位线置高电
平，
• 同一位线连接的MOS管和负载管一起构
成NMOS与门电路。
• 地址码与输出数据之间关系的数据表。
• 电路存储的数据为4×4位，存储矩阵存
储4个字，每字的字长为4位，
• 存储容量=字数×位数=4×4位=16。
• 与RAM电路相同，ROM存储矩阵的存储容
量就是存储单元总数。
A1 A0
W0
W1
W2
W3
0
0
1
1
0
1
0
1
D3 D2 D1 D0
0
1
0
1
1
0
1
1
0
1
0
0
1
1
0
1
7.2.2
可编程ROM（PROM）
• 熔丝型PROM阵列
• 固定ROM的存储单元可以由二极管、BJT管或
MOS管构成。在制造时，厂家利用掩模技术
将用户提供的数据写入存储器中，
• MOS管存储单元，MOS管的有无，固定在ROM
芯片中，用户不能改变。
• 可编程ROM 是由用户一次性可编程写入的芯
片，出厂时PROM的存储单元全为1（或为0）
，用户可将需要写入的数据一次性写入，写
入后就再也不能修改。
• 熔丝型MOS管PROM电路，PROM存储单元由MOS
管和快速熔断丝构成。
• 出厂时PROM所有存储单元都存入1，用户利
用专用的编程器，注入大脉冲电流流过熔丝
，将需要写0的存储单元熔丝烧断。
• 熔丝烧断后就不能恢复，PROM是一次性可编
程ROM芯片。
7.2.3
可擦除的可编程ROM
• 可擦除可编程ROM存储的数据可擦除重写。
• 可擦除可编程ROM分为光可擦除可编程ROM（
EPROM）、电可擦除可编程ROM（E2PROM）和快
闪存储器。
• 存储单元用的MOS管的构造不同，擦除、写入
方法不同。EPROM用叠栅注入MOS管（SIMOS管
），E2PROM用浮栅隧道氧化层MOS管（Flotox
MOS管），快闪存储器（Flash Memory）用是
与EPROM的SIMOS管类似的快闪叠栅MOS管。
1．光可擦除可编程ROM（EPROM）
• EPROM的存储单元叠栅注入管SIMOS。SIMOS管是N沟道增强型的MOS管，有两个
重叠的栅极，控制栅Gc和浮置栅Gf。控制栅Gc控制读写，浮置栅Gf长期保存注
入电荷。Gf埋在二氧化硅绝缘层，处于电悬浮状态，称为浮置栅。出厂时，
SIMOS管的浮置栅内无电荷。
• 编程时，在SIMOS管的漏源之间加高电压（+20～+25 V），发生雪崩击穿，产
生很多高能电子；同时在控制栅Gc加高电压脉冲（+25V，50ms），控制栅正
脉冲电压的吸引，高能电子穿越SiO2绝缘层到达浮置栅Gf，注入电荷。漏源极
间的高电压去掉后，注入的电荷被SiO2绝缘层包围，没有放电通路，可以长
久保存（+125℃，70%保存10年以上）。
• 读出操作时，控制栅Gc加正常高电平，漏-源之间产生导电沟道，SIMOS管导
通。注入负电荷的SIMOS管须在控制栅加上更高的电压，才能抵消浮栅上负电
荷的影响，形成漏-源之间导电沟道。
• 控制栅Gc加正常高电平，注入负电荷的SIMOS管不导通，相当于写入1。
7.3
存储器的扩展及应用
• RAM和ROM集成芯片都具有扩展功能，可以形成更大容量的存储器。可以用
来实现各种组合逻辑函数，RAM和ROM的存储功能可以用在很多数字系统的
设计中。
7.3.1 存储器容量的扩展
• 一片RAM或ROM存储容量不满足设计要求，可以将多片芯片进行扩展连接。
扩展连接的方法有位扩展和字扩展。
1．位扩展
• RAM或ROM芯片字数满足要求，位数不够用，要进行位扩展。
• 每片RAM 256×1位，每个字只有1位，需256×8位的存储器，要将8片
256×1的芯片扩展连接成256×8位。
• 8片256×1芯片的所有地址线、R / W 、CS 并联，每位I/O端输出一位码。总
存储容量扩大8倍。ROM没有读/写控制端 R / W ，其余端子连接与RAM相同
2．字扩展
• RAM或ROM字数不满足要求，字扩展。将4片256MB×32的芯片扩展成1024MB×
32位的存储器。
• 字扩展要计算地址线：1024=210，1MB=220，扩展后地址线30条，需30位地址
码；256=28，扩展前256MB存储器28位地址码，
• 增高两位地址码A29A28，接2/4线译码器输入。A29A28=00，译码器Y0输出低电平
，片I被选中；A29A28=01，片II选中……译码器的低电平译码输出控制了4片
RAM的端。
• 1024 MB存储器扩展连接：将4片RAM的 R / W 和A27…A0分别并联，RAM数据输出
I/O0～I/O31并接。
1024 MB × 32位存储器系统的地址分配表
RAM
芯片
I
II
III
IV
译码器
输出
Y0
Y1
Y2
Y3
A29 A28
A27～A0
十六进制
地址码
00
0～0
…
1～1
00000000H
…
0FFFFFFFH
01
0～0
…
1～1
10000000H
…
1FFFFFFFH
10
0～0
…
1～1
20000000H
…
2FFFFFFFH
11
0～0
…
1～1
30000000H
…
3FFFFFFFH
同时位扩展和字扩展，先位扩展，后字扩展。扩展前后存储器的总容量相等。
将256×4位RAM扩展为1024×8位，（256×4）×2×4=1024×8，需要8片
256×4的芯片。
7.3.2
用存储器实现组合逻辑函数
• ROM存储器存放数字系统的运行程序，实现组合逻辑
函数。 ROM阵列图
• ROM的地址译码器是一个全译码的与阵列，地址码
A1A0输入变量，字线W0～W3为A1A0生成的全部最小项
• 阵列D3～D0为多输出的组合逻辑函数，
D3 =Σm(1, 3)
D2 =Σm(0, 2, 3)
D 1 = m 1，
D0 =Σm(0, 1, 3)
• ROM阵列图的字线与位线交叉点
为一个存储单元，
• 实点表示有MOS管（或二极管、
BJT管）存在。
• PROM阵列图的存储单元是可编程
的，交叉点用×表示编程为1。
• 【例7.1】 用PROM构成码型转换电路，将
8421BCD码转换为余3循环码。
• 解：设B3B2B1B08421BCD码输入变量，
G3G2G1G0余3循环码输出变量，用16×4位的
PROM芯片来实现码型转换电路。
• 地址译码器为固定ROM与门阵列，
B3 B2 B1 B0
G3 G2 G1 G0
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
字
线
W0
W1
W2
W3
W4
W5
W6
W7
W8
W9
• 4条地址线输入，16个最小项译码输
出（没用到的与门没有画出）
• 存储矩阵为可编程或门阵列。
• 应存0的存储单元的熔丝熔断，保留
应该存1的字线与位线交叉点的熔丝
• 8421BCD码0111，字线W7为高电平，
输出余3循环码为1010，字线W7与位
线D2、D0交叉点的熔丝被熔断，阵列
图上的×被去掉。
7.4
可编程逻辑器件（PLD）
• 集成电路器件分为小规模集成器件（SSI）、中规模集成器件（MSI）、大
规模集成器件（LSI）和超大规模集成器件（VLSI）。
• 数字集成电路从逻辑功能上又可以分为通用型和专用型两大类。
• 中、小规模数字集成电路的器件逻辑功能简单，固定不变，属于通用型。
设计复杂的大型数字系统，体积大、功耗高、可靠性差。
• 专用集成电路（ASIC）是为某些专门用途设计的，用量少、成本高，制造
周期长。
• 可编程逻辑器件（Programmable Logic Device）兼有通用型和专用型器
件的特点，具有集成度高、批量大、成本低和电路可靠性高等特点，是设
计数字系统的理想器件。
• 可编程逻辑器件是一种由用户定义和设置逻辑功能的器件，可以通过芯片
内部逻辑设计，实现多种数字逻辑系统的功能。灵活性强，处理速度快，
可以修改和重复使用。
• 常用可编程逻辑器件：
• 现场可编程逻辑阵列（Field Programmable Logic Array，FPLA）、
• 可编程阵列逻辑（Programmable Array Logic，PAL）、
• 通用阵列逻辑（Generic Array Logic，GAL）、
• 复杂可编程逻辑器件（Complex Programmable Logic Device，CPLD）
• 现场可编程门阵列（Field Programmable Gate Array，FPGA）。
• CPLD、FPGA集成度较高，高密度PLD，可以满足一般数字系统设计的需要
。
7.4.1
PLD的基本结构和表示方法
• 1．PLD的基本结构
• 可编程逻辑器件PLD由组合逻辑电路和时序逻辑电路基本电路组成。不同的
PLD芯片，PAL、GAL、CPLD和FPGA，结构有所区别。
• 组合逻辑电路的输入、输出基本关系用与-或逻辑表示，
• 时序逻辑电路由组合逻辑电路加存储电路（触发器）组成，存储电路输出可
以反馈到输入电路，
• 时序逻辑电路输入和输出的关系简化为：与-或逻辑关系+触发器。
• PLD器件输入：外输入和输出宏单元（OLMC）的反馈输入，可以有原变量输入
和反变量输入。输出宏单元电路结构可以通过编程确定，控制输出端口工作
方式、输出极性和输出端反馈，输出宏单元的电路结构可以满足组合逻辑设
计和时序逻辑设计需要。
• 输出缓冲器采用三态输出电路，可以编程控制其输出状态。
• PLD的与阵列和或阵列基本结构
• 输入缓冲器将输入变量表示为原变量和反变量两种形式。
• 与门输入由单线连接，与门输入信号的交叉点用实点连接，为固定连接，
存储单元为ROM；与门输入信号的交叉点用×连接，为编程连接，
• 与门输入的交叉点没有×连接，为编程断开连接，存储单元为PROM（熔丝
连接或熔断，擦除存储单元信息）。
• 输出表达式 Y  AB  AB  A B
• 与门输入的4个连接点的×都
未擦除，表示与门未启用，输
出为0。
• 按照PLD的与阵列和或阵列是
否可编程，可以将PLD分为3种
电路结构。
• PROM的基本电路结构是与阵列
固定，或阵列可编程；
• PLA的电路结构是与阵列和或
阵列都可以编程；
• PAL和GAL的与阵列可编程，或
阵列固定。
• PLD的通用逻辑符
号图形。
• (a)可编程与门
• (b)可编程或门
• (c)编程后与门
• (d)与门输出等于
0的两种形式，
• (e)与门输出为1
状态，
• (f)两种控制方式
的三态输出缓冲
器，
• (g)输入缓冲器。
2．PLD的表示方法
3．可编程逻辑阵列（PLA）
• PROM芯片用来实现组合逻辑电路，与阵列为全译码的固定阵列，存储
单元具有固定的硬线连接结构；
• 可编程逻辑阵列PLA的与阵列和或阵列都是可编程逻辑阵列。
• PLA与PROM阵列的区别是，PROM与阵列是最小项阵列，阵列固定且庞
大；PLA与阵列乘积项可编程，实现化简后的最简与或式。
• PLA芯片的利用率高于PROM芯片。
• PLA的规格用输入变量数、与阵列的乘积项数、或阵列的输出端数三
者的乘积表示。
• PLA的编程单元有熔丝型和叠栅注入式MOS管。
• PLA输出缓冲器的结构形式除了有三态输出外，还有可编程的异或逻
辑输出，也有增加了触发器的时序逻辑型的PLA电路结构。
【例7.2】 用PLA芯片实现下面的多输出组合逻辑函数。
Y3=Σm(6,7,8,9,10,11,12,13,14,15)
Y2=Σm(0,1,2,3,12,13,14,15)
Y1=Σm(2,3,6,7,9,11,13,15)
Y0=Σm(1,2,5,6,9,10,13,14)
• 解：将多输出组合逻辑函数Y3～Y0化简为最简与或表达式
：
• PLA阵列图
• 8个与门，4个或门，可实现4个最简与或式，
• 每个逻辑式可以有8个乘积项。
• 如果用PROM芯片实现逻辑函数Y3～Y0，
• 与阵列需要16个4个输入变量的与门，
• PLA阵列的每个与门乘积项
• 只有1～2个输入变量，
• 只需要8个与门。
Y3  A  BC
Y2  AB  AB
Y1  AC  AD
Y0  CD  CD
7.4.2
可编程阵列逻辑（PAL）
• 可编程阵列逻辑（PAL）芯片是一种低密度、一次性可编程逻辑器件（熔丝
连接工艺）。PAL器件有多种输出电路结构和反馈形式，不同型号的PAL器
件的输出结构和反馈形式不同。PAL是早期的PLD器件，目前较少使用。
1．PAL基本结构
• PAL器件的主要特点：
• 与阵列可编程，或阵列是固定的。
• 简单的PAL电路有4组可编程与
阵列，4个输入信号和1个输出
反馈信号产生5对互补的输入
变量，作为与门的输入；
• 每4个乘积项构成一个固定的
或门阵列，共有4个输出端，
最多可以构成4输出的组合逻
辑电路。
• 【例7.3】
用PAL器件实现组合逻辑函数。
• 解：这是一组简化的组合逻辑函数
，
• 有4个输入变量，4个逻辑函数，
• 电路实现
• Y3函数式的前两项为Y0的反函数，
将Y0反馈到输入的互补输入端，作
为Y3的一个与门输入，可以使电路
更简单一些。
Y3  CD  C D  ABC  ABD
Y2  ABC  AC D  BCD
Y1  ABC  ACD
Y0  CD  CD
• 2．PAL的几种输出和反馈
• PAL器件的输出电路可以分为专用输出结构、可编程输入/输出结构、寄存器
输出结构、异或输出结构、运算选通反馈结构等几种类型。
• ① 可编程输入/输出结构
• PAL16L8的输入/输出结构。PAL16L8具有32个输入的与门阵列，和7个输入的
或门阵列。
• PAL16L8型号的含义是16个输入端、8个输出端，L表示为低电平有效输出。
• 10个输入引脚（I1～I10），
• 6个可编程输入/输出引脚（
I/O1～I/O6），
• 2个专用输出引脚（O1、O2）
• 16个输入和反馈输入引脚产
生32个互补输入信号，作为
与门阵列的输入。
• 8个输出引脚均为可编程控
制的三态缓冲器，
• 三态控制端连接与门阵列的
第一个乘积项。
•6个可编程输入/输出引脚将输出信号经互补输出的缓冲器反馈到与门阵列。
• ② 输出极性可编程的输入/输
出结构
• 带有异或门的输出结构，异或
门设置在与或逻辑阵列输出与
三态缓冲器之间。
• 异或门的一个输入引脚由熔丝
连接地线，
• 可以通过对异或门输入端编程
控制输出的极性。
• 熔丝连接，Y与P同相，
• 熔丝断开，Y与P反相，
• 输出函数可以通过编程求得反
函数。
方式
R
RP
RA
X
A
V
输出结构
寄存输出
寄存输出（输出极性可编程
）
寄存输出（异步）
异或寄存输出
运算选通寄存输出
通用宏单元输出
③ 寄存器输出结构
• 寄存器输出结构的PAL器件，与或组合逻辑结构+一组寄存器。
• PAL16R8电路结构：PAL16R8是16个输入端、8个输出端，R表示为寄存器输
出方式。有8个输入引脚（I1～I8），8个寄存器输出引脚（O1～O8）。
8个输入引脚
和8个寄存器输
出反馈输入引
脚产生32个互
补输入信号，
为与门阵列的
输入。
寄存器输出连
接三态缓冲器
，控制端EN高
电平
输出信号为寄
存器输出， EN
低电平输出为
高阻态。
④ 运算选通输出结构
• 运算选通输出结构的PAL电路，与或逻辑阵列的输出与寄存器输入端
之间增加一个异或门，是异或寄存输出结构。
• 在异或输出结构的基础上增加一组反馈逻辑电路，构成运算选通寄存
输出结构。反馈选通电路产生了输入变量B和反馈变量A的4个逻辑运
算输出 (A  B) (A  B) (A  B) (A  B)
• 通过编程可以产生A和B的16种算术运算和逻辑运算结果。
• PAL器件的灵活性和通用性好些，速度和集成度也有提高。它采用的
双极型熔丝连接工艺，编程后电路无法再修改。采用CMOS可擦除编程
单元的PAL器件虽然可以改写，由于输出电路结构类型繁多，不同输
出结构对应不同型号的PAL器件，通用性较差，使设计使用受到局限
。
作 业 答 案
7.1 如果存储器的容量为256k×32位，则地址码应取几位
？
答案：2n=256k，地址码应取n=18位。
7.4 试用4k×8位的RAM和译码器构成16k×16位的存储器。
答案：总容量16k×16=4k×8×(4×2)，需要8片4k×8位的
RAM。先用两片作位扩展为4k×16位，然后进行字扩展。
7.5 用ROM设计多输出组合逻辑电路，实现下列一组逻辑函
数。
Y1  A B C D  ABCD  ABCD  ABCD

• 答案：
Y2  A BCD  ABCD  AB C D  ABCD

Y3  ABD  BCD

Y4  B  D
• 7.6 试用十六进制数写出如下存储器的最高地址。
• （1）2 k × 4；（2）32 k × 8；256 k × 16
• 答：
（1）2k×4；2k=211 ，(111 1111 1111)2=(7FF)16
（2）32k×8；32k=215，(111 1111 1111 1111)2=(7FFF)16
• 256k×16 ；256k=218 ，
• (11 1111 1111 1111 1111)2=(3FFFF)16
• 7.7 试用PLA和J-K触发器设计一个8421BCD码同步加法计
数器，画出PLA阵列逻辑图。
• 答案 ：
J0  K0  1
J1  K1  Q0 Q3
J 2  K 2  Q0 Q1
J 3  K 3  Q0 Q1Q2  Q0 Q3
C = Q3 Q 0
ROM阵列
Y1=∑m(3,4,6,7)
Y2=∑m(0,2,3,4,7)
PLA阵列 化简
Y1   m(3,4,6,7)  AC  BC
Y2   m(0,2,3,4,7)  AB  BC  BC
将256×1的芯片
括展为1024×8的芯片，
先位扩展后字扩展。
计算需要的芯片数量，
总存储单元数相同。
7.9 画出1k×1位组成8k×8位存储器电路 ，用3/8译码器
先组成1k×8位的存储器，先位扩展；后字扩展
8k×8存储器需要13位地址码，高3位接在译码器
7.8 画出2片1024×8的组成1024×16位的存储电路
1024×8 ×2= 1024×16
Y1  ABC  A BC  m2  m3  m6  m7
Y2  A BC D  BC D  ABCD  m6  m7  m10  m14
Y3  ABC D  ABC D  m4  m14
Y4  A BC D  ABCD  m2  m15