第七章 半导体存储器 7.1 半导体存储器是 SSD (Solid State Drives)
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第七章 半导体存储器
7.1 概述
半导体存储器是固态存储器SSD (Solid State Drives) ，具有存储
密度高，体积小，容量大，读写速度快，功耗低等优点!
光盘
硬磁盘
固盘
分类：
非挥发存储器（Non-Volatile Memory--NVM）
掩模ROM
可编程ROM (PROM--Programmable ROM)
按
功
能
特
点
只读存储器ROM
可擦除可编程ROM (EPROM--Erasable PROM)
(Read- Only Memory)
EEPROM (Electrically EPROM)/E2PROM
Flash Memory (快闪存储器，如U盘)
随机存储器RAM
(Random Access Memory)
静态存储器SRAM (Static RAM)
主要用于高速缓存和服务器内存
动态存储器DRAM (Dynamic RAM)
SDRAM, DDR-SDRAM等
挥发存储器（Volatile Memory--VM）或者称易失存储器
主要指标：存储容量、存取速度。
存储容量：用字数×位数表示，也可只用位数表示。如，某动
态存储器的容量为109位/片。
7.2 只读存储器ROM
7.2.1 掩模只读存储器(Mask ROM)
1. ROM结构原理图
存储单位:字
2. 工作原理
ROM是组合逻辑电路
d3=W1+W3=A’1A0+A1A0
3. 看待ROM（存储器）的三个不同的角度
•组合逻辑
•查找表 (Look-up table)
真值表
输入变量
输出变量
•译码－编码的过程
地址
A0~An-1
D0
W0
W(2n-1)
Dm
数
据
A1
A0
D3
D2
D1
D0
0
0
0
1
0
1
0
1
1
0
1
1
1
0
0
1
0
0
1
1
1
1
1
0
4. 数据与存储矩阵对应关系
存储矩阵的每个交叉点是一个“存
储单元”，存储单元中有器件存入
“1”，无器件存入“0”
地 址
数
据
A1
A0
D3
D2
D1
D0
0
0
0
1
0
1
0
1
1
0
1
1
1
0
0
1
0
0
1
1
1
1
1
0
存储器的容量: 字数 x 位数
7.2.2 可编程只读存储器PROM
IP
编程时
VCC和
字线电
压提高
写入时，要使用编程器
7.2.3 可擦除可编程只读存储器
一、EPROM(UVEPROM-Ultra Violet)
SIMOS:
Stacked-gate Injection MOS;
叠栅注入MOS
浮置栅极为氮化物是可
以存储电荷的电荷势阱
行列地址译码器
iD
浮栅无电子
浮栅有电子
浮栅MOS管
电流传输特性
2. 存储原理
VT1<VT<VT2
O
截止状态:浮栅上带有负电荷时,
使得MOS管的开启电压变高, 加
控制栅电压VT时,截止,存”1”
GND
5V
5V
VT1
存储电荷前
vGS
VT2
存储电荷后
导通状态:浮栅上没有电荷时, 加
控制栅电压VT (5V)时,导通,存”0”
GND
5V
5V
3. 编程原理：先擦除，再写入(编程)
(1) 擦除（去除掉浮栅中的电子）
用紫外线或X射线，距管子2厘米处照射15~20分钟；
阳光下1周，荧光灯下3年。
(2) 写入
1.源漏极加高压(+20V~+25V), 发生雪崩击穿
2.在控制栅极Gc上加高压脉冲(+25V,50ms)
吸引高速电子穿过SiO2到达浮栅，
GND
称为Hot electron injection
（热电子注入）
书上称为雪崩注入
见备注
25V
25V
FN隧道穿越（Fowler-Nordheim tunneling）编程和擦除原理
VS=0 V
VD=0 V
VCG=20 V
N+
VS=20 V
N+
N+
P
N+
P
Vsub=0 V
Vsub=20 V
（a）均匀隧道编程原理
VCG=20 V
VS=0 V
VD=20 V
VCG=0 V
N+
VD=0 V
N+
（b）均匀隧道擦除原理
VS=0 V
VCG=0 V
N+
VD=20 V
N+
P
P
Vsub=0 V
（a）非均匀隧道编程
Vsub=0 V
（b）非均匀隧道擦除
二、EEPROM/E2PROM
浮栅隧道氧化层MOS
FlotoxMOS: Floating gate Tunnel Oxide MOS
T2为了提高擦、写的可靠性
T1为实现数据存储的存储管
存储原理：
Gf存电荷前,正常控制栅极电压3V下,T1导通, 存0
Gf存电荷后,正常控制栅极电压3V下,T1截止, 存1
EEPROM的编程过程：先擦除，再编程！
(1)擦除就是给浮栅的充电 ，相当于写“1”
(2)写入就是将需要写“0”的单元的栅极放电
写1 (擦除/充电): Wi和Gc加20V、10ms的正脉冲
Bj接0，电子通过隧道区从漏极进入浮置栅极Gf
写0(写入/放电):Gc接0，Wi和Bj加20V 10ms的正
脉冲, 电子通过隧道区从浮置栅极Gf向漏极释放
区别于EPROM的hot-electron injection
这称为 tunnel injection
书上称为隧道效应或称隧道注入
有兴趣可以参考http://encyclopedia.thefreedictionary.com/flash+memory
三、快闪存储器Flash Memory
按结构又分为NOR Flash和NAND Flash。基本单元为SIMOS--叠栅
注入MOS，特点是浮栅Gf与衬底间SiO2更薄10~15nm(相比EPROM
的30~40nm,E2PROM的20nm)，Gf与源极S有极小的重叠区，即隧
道区。下面主要指的是NOR Flash。
存储单元相对于EEPROM，只需要一个MOS管，结构简单，集
成度高，成本低。因为MOS管的源极是连在一起的，所以擦除时
按固定大小的存储容量(典型为128-512kbits) 整体擦除，所以叫
Flash Memory，用来形容擦除速度快。
和E2PROM相比，需要电压明显减小，这源于更薄的SiO2绝缘层。
Flash ROM具有在系统可编程(ISP, In-System Programmability)
的能力。在许多场合，Flash ROM也被直接称为E2PROM.
NOR Flash的擦除和写入（编程）
擦除（写0）类似E2PROM，
基于隧道效应
写入（写1）类似
EPROM，为雪崩注入
NAND Flash的擦除和编程都基于隧道效应
D0
D1
D2
NOR Flash同一位线上的
单元是并联的关系，逻辑
上为或非逻辑NOR指的就
是或非逻辑的意思
W0
W0
W1
W2
W1
D0
W2
D0
块公共源极VSS
D1
D2
Bit Line
Select
Transistor
W0
NAND Flash同一位线上的单
元是串联的关系，逻辑上为
W0
W1
…
W2
W7
…
…
…
与非逻辑NAND指的就是与
非逻辑的意思
W1
W7
Source
Select
Transistor
块公共源极VSS
D0
行
地
址
译
码
器
X
列
地
址
译
码
器
Y
控制逻辑
NAND Flash
存储矩阵
8192M+256M Bit
(2k+64) Byte/Page×128 Page/Block×4096 Blocks
寄存器
I/O电路
I/O0
I/O1
I/O2
…
I/O7
1GB NAND Flash ROM原理图
NOR Flash和NAND Flash的比较
参数
NOR
NAND
容量
中（256 Mb）
大（16 Gb）
程序直接运行（XIP，
eXecute In Place）
可以
不可以
擦除
慢
快
写
慢
快
读
快
快
擦除次数
10，000~100，000
100，000~1，000，000
擦除方式
FN隧道穿越
FN隧道穿越
编程方式
热电子注入
FN隧道穿越
访问方式
随机访问
顺序访问
价格
高
很低
擦除单位
块
块
编程单位
字节
页(typically 528 bytes)
读取单位
字节
页
优势
随机访问
寿命长，成本低
工作速度
U盘往往内部包括了微处理器（右侧芯片）和Flash memory（主要
是NAND Flash），之所以可以在比较低的单电源条件下工作，因
为芯片内部往往有电荷泵（charge pump ）用于提升电压，以满足
在擦除和写入时对高电压的要求。
虽然，ROM可读也可写，但写入速度慢，另外写入或擦除操作是
有损操作，SIO2绝缘层很薄，随着写操作次数增加，也在不断损
耗，一旦绝缘层彻底击穿，将不能再编程。所以可写ROM的编程
次数都是有限的，典型次数为100万次(NAND Flash)。
MLC (Multi-Level Cell ) vs SLC (Single-Level Cell )
控制栅极
1
浮置
栅极
源极
控制栅极
0
N+
N+ 漏极
（a）单比特单元
见备注
11
10
01
00
浮置
栅极
源极
N+
N+ 漏极
（b）两比特单元
Kingston 1G SD card
左侧为三星K9G808U0M MLC Flash ROM 2bits/cell
右侧为SD控制芯片
7.3 随机存储器（RAM）
分为静态随机存储器SRAM和动态随机存储器DRAM两种。
7.3.1 静态随机存储器SRAM
（一）RAM的结构
(1) 读写控制信号R/W’: 控制电路
处于读出,还是写入状态。
(2) 片选信号CS’: 控制I/O端是否
处在高阻状态。
（二）静态RAM的存储单元
1. 六管CMOS静态存储单元
行地址译码输出Xi
VDD
T2
T4
T6
T5
T1
位线IO′
T3
位线IO
VSS
T7
T8
列地址译码输出Yj
A1
I/O控制逻辑
CS′
R/W′
DI/O
A2
A3
7.3.2* DRAM
动态存储单元是利用MOS管栅极电容可以存储电荷的原理
动态存储单元的电路结构还可以更简
单，进一步提高存储密度，降低成本
单管存储单元
位线
N+
字线
N+
N+
P
常见SDRAM内存频率对照表
内存有三种不同的频率指标，它们分别是核心频率、时钟频率和
有效数据传输频率。核心频率即为内存Cell阵列的刷新频率，它
是内存的真实运行频率；时钟频率即I/O Buffer（输入/输出缓冲）
的传输频率；而有效数据传输频率就是指数据传送的频率（即等
效频率）。带宽(单位字节)=等效频率×位宽(64 bits) /8。
数据预取技术原理
8
2-bit 预写单元
16
控
制
信
号
地
址
数
据
存储矩阵
控
制
器
地
址
缓
冲
器
行
地
址
译
码
器
X
8 Mbit×8/ Bank0
8 Mbit×8/ Bank1
8 Mbit×8/ Bank2
灵
敏
放
大
器
8 Mbit×8/ Bank3
输
入
缓
冲
器
216 bit
预
读
单
元
I/O0 … I/O7
8
列地址译码器Y
CLK
DLL单元
256MB DDR SDRAM原理图
输
出
缓
冲
器
DRAM芯片组
成的内存模块
7.4 存储器容量的扩展
7.4.1 位扩展方式
例：用1024字×1位RAM芯片构成1024字×8位RAM存储器
需要片数N=8
N=
目标存储器容量
已有存储芯片容量
方法：所有输入信号都并联(地址信号、片选信号和读写信号); 输出各自独立。
7.4.2 字扩展方式
例：用256字×8位RAM芯片组成1024字×8位存储器。
需要片数N=4
N=
目标存储器容量
已有存储芯片容量
各片地址分配情况：
000H
0FFH
100H
1FFH
200H
2FFH
300H
3FFH
当要求字和位同时扩展时，先字扩展或先为扩展都可
以，最终结果都是一样的。
7.5 用存储器实现逻辑函数
1. ROM的地址输出为二进制译码，既输出为地址变量的最小项
2. 存储矩阵根据其存储内容，实现数据输出为各最小项的或运算
d 2 = W0 + W2 + W3
= A ' B '+ AB '+ AB
= m0 + m 2 + m 3
例子7.5.2 试用ROM实现如下逻辑函数
Y1
Y
2
Y3
Y4
ABC ABC
ABCD BCD ABCD
ABCD ABC D
ABCD ABCD
都转换为4变量最小项之和的形式
Y1 m ( 2,3,6,7 )
Y2 m (6,7,10,14)
Y3 m ( 4,14)
Y4 m ( 2,15)
固定的
m0
可变的
Y1 m ( 2,3,6,7 )
Y2 m (6,7,10,14)
Y3 m ( 4,14)
Y4 m ( 2,15)
m15
存储内容
ABCD
mi
Y1 Y2 Y3 Y4
0010
m2
1001
0011
m3
1000
0100
m4
0010
0110
m6
1100
0111
m7
1100
1010
m10
0100
1110
m14
0110
1111
m15
0001
其它
0000
7.5.2 可编程逻辑器件—PLD (Programmable Logic Device)
可编程逻辑器件（PLD，Programmable Logic Device）是一类半
导体集成电路，区别于集成门电路等通用集成电路和专用集成电路
（ASIC，Application Specific Integrated Chip），PLD内部逻辑在
制作芯片的时候是没有定义的、或者说是空白的。PLD芯片制造后，
其内部主要包括可以实现逻辑功能的各种资源，比如门电路、触发
器、连线等。在一些功能更高级的PLD内部还集成了锁相环（PLL，
Phase Lock Loop）、高速收发器等等资源。
设计分析
设计输入
编 译
功能仿真
逻辑综合
布局布线
时序仿真
器件编程
器件检测
PLD设计流程图
PLD按照编程实现原理不同可分为两类：基于乘积项（PT，
Product Term）的PLD和基于查找表（LUT，Look Up Table）的
PLD。
1. 基于乘积项的PLD (CPLD)
Y=m1+m3+m4+m7
A
W1
W3
W4
W7
A
A'
B
C
Y
“●”表示固定连接关系，“×”表示可编程连接关系，交叉点什么的都没有的表示不连接。
2. 基于查找表的PLD (FPGA)
Y=m1+m3+m4+m7
A
B
C
16×1 RAM
LUT
Y
真值表
输入变量
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
查找表
逻辑输出
0
1
0
1
1
0
0
1
RAM
存储内容
地 址
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
1
0
0
1
3. CPLD结构原理图
全局信号
CLK
OE1
OE2
全局信号
CLRn
6输出使能
6输出使能
6~16 逻辑矩阵块LAB A
6~16个
I/O
I/O
控制
单元
6~16
宏单元
1-16
逻辑矩阵块LAB B
36
6~16
6~16
5
6~16 逻辑矩阵块LAB C
6~16个
I/O
I/O
控制
单元
6~16
36
6~16
6~16
5
宏单元
33-48
36
可
编
程
互
连
矩
阵
PIA
宏单元
17-32
6~16
6~16
6~16
I/O
控制
单元
6~16个
I/O
6~16
5
逻辑矩阵块LAB D
36
宏单元
49-64
6~16
6~16
6~16
I/O
控制
单元
6~16
5
6~16个
I/O
4. CPLD宏单元原理图
逻辑矩阵
全局清零
全局时钟
来自
管脚
2
来自其它
宏单元的
扩展端
输入
选择
可编程
寄存器
寄存器
旁路
乘
积
项
选
择
矩
阵
时钟
使能
选择
清零
选择
PR
D/TN
ENA
CLRN
VCC
PIA
来自PIA
的36信号
16个扩展乘积项
I/O
控制
单元
5. FPGA结构图
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
逻辑
矩阵
列互连
矩阵
逻辑矩
阵块
EAB
IOE
IOE
IOE
IOE
逻辑单元
LE
行互连
矩阵
局部互
连矩阵
逻
辑
矩
阵
嵌入矩阵块
EAB
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
6. FPGA逻辑单元LE原理图
进位输入 级联输入
数据
1~4
查找表
进位链
LUT
级联链
寄存器旁路
PR
D N
ENA
CLRN
LAB
控制
信号
清零
置位
全局
清零
LAB
控制
信号
进位输出 级联输出
高速
互连
LAB
本地
互连
6. I/O单元原理图
第7章 习 题
题[7-3] 某台计算机内存设置为32位地址线，16位并行数据输入/输出，
问其最大存储量是多少？
寻址能力或寻址空间是系统性能参数之一
最大存储容量＝232×16b（bit，比特）＝236b ＝233B（Byte字节）
＝223kB＝213MB＝23GB＝8GB
题[7-4] 试用4片4k×8位的RAM芯片组成16k×8位的RAM存储器。
题[7-5] 试用4片2114(1024×4的RAM芯片)和3-8译码器
74LS138实现4096×4位的RAM存储器。
注意74138的使用！
LGS (GM) – SDRAM
GM72V661641CT7J : GM7 = LGS: Lucky Gold Star
GM72V661641CT7J : 1 = FPM or EDO: 2 = SDRAM
GM72V661641CT7J : C = 5 volt V = 3.3 volt
GM72V661641CT7J :1 = 16 Mbits, 2 = 128 Mbits, 5 = 256 Mbits, 6 = 64 Mbits
GM72V661641CT7J : Internal Organization:
16162 = 1Meg x 16 (16Mb chip); 1642 = 4Meg x 4 (16Mb chip)
1682 = 2Meg x 2 (16Mb chip);
28164 = 8Meg x 16 (128Mb chip)
2844 = 32Meg x 4 (128Mb chip);
2884 = 16Meg x 8 (128Mb chip
56164 = 16Meg x 16(256Mb chip); 5644 = 64Meg x 4 (256Mb chip)
5684 = 32Meg x 8 (256Mb chip); 66164 = 4Meg x 16 (64Mb chip)
6644 = 16Meg x 4 (64Mb chip);
6684 = 8Meg x 8 (64Mb chip)
GM72V661641CT7J : Speed: 10K = PC66 specifications. 7K = PC100,222 specifications 7J
= PC100,322 specifications8 = 125MHz specifications. 75 = PC133 specifications. 7 =
143MHz specifications.
GM71C4403CJ60: 1M×4bits