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集積回路 ８．アナログ・デジタル混載集積回路 松澤 昭 2004年 9月 2004年 ９月 新大VLSI工学 1 集積回路 1. VLSIとは？ 2．VLSIの設計から製造まで 3. ＭＯＳトランジスタとCMOS論理回路 4．メモリー回路 5. アナログCMOS回路 6. 回路・レイアウト設計 7. 論理設計とテスト 8. アナログ・デジタル混載集積回路 9. スケーリング則と低消費電力化設計 10．システムLSIとVLSIの今後 2004年 ９月 新大VLSI工学 2 デジタルネットワーク・情報家電と アナデジ混在信号処理技術 2004年 ９月 新大VLSI工学 3 デジタル情報家電の時代 デジカメ、カメラ付携帯電話、DVDレコーダー、デジタルTV、フラットディスプレー などのデジタル情報家電機器が大成長。 これらの機器には1～2個のシステムLSI (SoC)が使用されている。 2004年 ９月 新大VLSI工学 4 デジタルネットワーク社会 デジタルネットワーク化も現在の特徴である。ここでもアナログ・RF混載技術が使われる IEEE 1394, USB, Blue tooth, Wireless LAN DAB CS/BS Ethenet Digital TV ITS HII Station Home network ADSL, FTTH Network Digital TV W-CDMA 2004年 ９月 Home Server DVC 新大VLSI工学 DVD 5 ネットワーク技術 伝送速度 電気を用いた高速伝送はボード上のChip-to-Chip接続などを入れると もっとも重要な技術ではあるが、微妙な位置づけにある。課題も多い。 光 数10Gbps 分布定数回路 高域減衰 電磁ノイズ アナログイコライズ 同軸ケーブル Chip-to-Chip 数Gbps 有線(xDSL) 数10-100Mbps 無線 数10-100Mbps 変復調技術 デジタルイコライズ 距離 2004年 ９月 新大VLSI工学 6 有線ネットワークシステムの構成：１ 光ネットワークの構成 比較的単純な技術、ただし超高速動作。 ・ＣＤＲ: クロックとデータの再生 ・シリアル⇔パラレル変換 ・8B/10Bなどのデータフォーマット変換 P/S 8B-10B 10 TX 1250MHz 125MHz Clock Multiplier RX S/P 10 10B-8B 1250MHz PLL Clock Recovery & Data Retiming 2004年 ９月 新大VLSI工学 7 有線ネットワークシステムの構成：２ ケーブル用超高速シリアルI/F 光インターフェースを基本として プリエンファシスや簡単なアナログイコライザーを加えている。 Parallel Data In RefClk D P/S Clock Multiplier Unit (CMU) CP PD S/P Serial Out Input Buffer Serial In Tone Sig. Gen. Parallel Data Out 2004年 ９月 Kd MUX LPF + + + Driver Clock Recovery Unit (CRU) VCO Kp Tone_Out 新大VLSI工学 8 有線ネットワークシステムの構成：3 Gb Ethernet の例： デジタル信号処理技術の導入 デジタル信号処理の導入により高度な処理が可能 ・デジタルイコライザー ・エコーキャンセラー ただし、超高速ADC, ・クロストークキャンセラー ・高度なプリエンファシス DAC DAC DAC Pulse Shaping Line I/F DAC, ロジック回路が必要 TX1 TX2 TX3 TX4 ADC 250Mbaud ADC (PAM-5) FFE Clock Recovery Slicer DFE Side-stream Scrambler & Trellis,Viterbi Symbol Encoder Side-stream Descrambler & Trellis, Viterbi decoder Echo Canceller 3-NEXTCanceller 2004年 ９月 新大VLSI工学 9 有線ネットワークシステムの構成：４ ADSL, VDSLの例：デジタル変復調技術 （無線ネットワークと基本的には同じ） OFDM, QAMなどのデジタル変復調技術を用いることで周波数を有効利用 処理系に高ダイナミックレンジが必要でADC, DACも高精度なものが必要 。 RX-in TXout 2004年 ９月 Antialiazing Filter Reconstr action Filter ADC DAC Decimation Filter DDFS DDFS 新大VLSI工学 Adaptive DFE Interpolation Filter Error Correction FEC Error Correction FEC 10 高速I/Fのロードマップ 身近な分野でも数Gbpsの信号伝送は当たりまえになっている Display (Parallel) 690Mbps PCI 1.06Gbps (Parallel) SCSI (Parallel) 1394 (Serial) Year 2004年 ９月 SVGA (800x600) 1.36Gbps XGA (1024x768) 2.11Gbps 2.26Gbps 3.3Gbps SXGA (1280x1024) UXGA (1600x1200) 4.22Gbps 8.45Gbps? 32bit@33MHz 32bit@66MHz 64bit@66MHz 64bit@132MHz? 32bit@132MHz 320Mbps 640Mbps Ultra-SCSI Ultra-2 200Mbps 400Mbps 1394.a 1998 1999 1.28Gbps 2.56Gbps? 5.12Gbps? Ultra-4 ? Ultra-5 ? 1.60Gbps 800Mbps 1394.b 3.20Gbps Ultra-3 2000 新大VLSI工学 2001 2002 11 処理速度・伝送速度の加速 Data rate (Mbaud), Processing : WS (MIPS) 処理速度・伝送速度の進展はムーアの法則をしのいでいる。 5000 2000 1000 WS 2x/1.5year 500 1000BT “Moore’s Law” 200 100 1394 “Super Moore’s law” 100BT 2x/0.6year 50 20 USB 10 Ethernet 10BT 5.0 ’88 ~’89 2004年 ９月 ’90 ~ ’91 ’92 ~ ’93 ’94 ~ ’95 ’96 ~ ’97 新大VLSI工学 ’98 ~ ’99 ’00 ~ ’01 12 アナ・デジ混在信号処理 アナデジ混在型信号処理は殆どのシステムに用いられている。 ・デジタル放送・通信・ネットワーク(DTV, ADSL, Ethernet, USBなど） ・デジタル記録（HDD, DVD, DVCなど） ・デジタルカメラやディスプレーなどの入出力 Variable Gain Amp. Analog Filter A to D Converter Voltage Controlled Oscillator Data In (Erroneous) Digital FIR Filter Viterbi Error Correction Data Out Clock Recovery Pickup signal Analog circuit Digital circuit Data Out (No error) 2004年 ９月 新大VLSI工学 13 Mixed signal SoC for DVD RAM system This enables high readability for weak signal from DVD RAM pickup. World fastest and highly integrated mixed signal CMOS SoC 0.18um- eDRAM 24M Tr 16Mb DRAM 500MHz Mixed Signal Goto, et al., ISSCC 2001 2004年 ９月 新大VLSI工学 14 Recent developed mixed signal CMOS LSIs 5G RF LAN 12b 50MHz ADC 2ch 12b 50MHz DAC 2ch Digital network 1394b (1GHz) AFE (Analog Front End) AFE for Digital Camera 12b 20MHz ADC+AGC AFE for ADLS 12b 20MHz ADC+DAC 2GHz RF CMOS 2004年 ９月 新大VLSI工学 15 CMOS technology for over GHz networking Digital consumer needs over GHz wire line networking. CMOS has attained 5Gbps data transfer. World first 1394b transceiver For 1Gbps networking 0.25um 3AL_CMOS Test chip for 5Gbps wire line 0.18um 4AL_CMOS 5Gbps Eye pattern 2004年 ９月 新大VLSI工学 16 Application area in mixed signal CMOS tech. Almost all the products need mixed signal CMOS LSI tech. ・Cellular phone: PDC, W-CDMA Wireless ・RR-Net: Bluetooth, IEEE802.11 ・Broad cast: STB, DTV, DAB Network Communication ・Optical: FTTH, OC-xx Wired ・Metal: ADSL, VDSL, Power line modem ・Serial: IEEE1394, USB, Ethernet ・Parallel: DVI, LVDS Recording ・DVD, VDC, HDD Output ・LCD, PDP, EL, Audio drive Input Power supply 2004年 ９月 ・Camera, Others ・ Switching supply, Every LSIs (On-chip) 新大VLSI工学 17 アナログCMOS回路技術 2004年 ９月 新大VLSI工学 18 Difficulty of analog in LSI technology Dynamic range has been reduced with technology scaling. Performance (Log) New circuit technology or architecture are needed Integration 1 L Speed L 2 1 1 .5 L tox Leff W Xj 0.7x Scaling Rule Signal swing Dynamic range = Noise + mismatch L 1 .5 Scaling 1 Design Rule 2004年 ９月 (Log) 新大VLSI工学 19 CMOS as analog device CMOS has many issues as analog device, but also has a variety of circuit techniques CMOS Bipolar Comment Switch action ++ -- Low Input current ++ -- Only CMOS can realize switched capacitor circuits High gm - + CMOS is ¼ of Bip. Low Capacitance + - This results in Cp issue fT + + Almost same Voltage mismatch -- ++ CMOS is 10x of Bip. 1/f noise -- ++ CMOS is 10x to 100x of Bip. Low Sub. effect - + Offset cancel ++ -- Analog calibration ++ -- Digital calibration ++ -- Embed in CMOS ++ -- 2004年 ９月 新大VLSI工学 CMOS has a variety of techniques to address the self issues 20 GHz operation by CMOS Cutoff frequency of MOS becomes higher than that of Bipolar. Over several GHz operations have attained in CMOS technology 0.13um 100G 0.18um 0.25um Frequency (Hz) 50G 20G fT : CMOS fT : Bipolar (w/o SiGe) 2 C in fT /10 (CMOS ) 0.35um RF circuits f Tpeak 10G 5G fT gm Cellular Phone CDMA 5GHz W-LAN fT /60 (CMOS ) v sat 2 L eff Digital circuits 2G 1G IEEE 1394 D R/C for HDD 500M 200M 100M 1995 2004年 ９月 2005 2000 新大VLSI工学 Year 21 Transistor issue: VT mismatch Larger gate area is needed for small VT mismatch. Scaling and proper channel structure can improve this issue. ΔVT (σ:mV) 15 0.4um Nch VT 10 T ox Tox scaling LW Larger gate area 0.13um Nch Boron w. Halo* 0.4um Pch Channel engineering 0.13um Nch In w/o Halo* 5 0 0 0.1 0.2 0.3 0.4 1 0.5 0.6 0.7 0.8 * Morifuji, et al., IEDM 2000. 1 (m ) LW 2004年 ９月 新大VLSI工学 22 kT/Cノイズ 標本化回路では熱雑音をサンプリングし、これがノイズとなる →高精度化＝高ダイナミックレンジ化のためには容量か電圧を大きくしなければならない →電源電圧が下がってくると同一のダイナミックレンジを取るためには容量を大きくしなければならない 微細化で電源電圧が下がると高性能ADCが設計しにくくなる SNR (dB) N=2として計算 95.918 kT/Cノイズは 100 90 SNRC 1 2 C SNRC 2 2 C SNRC 3 2 C SNRC 5 2 C VFS=5V VFS=3V 14bit 2 nkT C ここでnは関係する容量数 VFS=2V VFS=1V 80 12bit フルスケール入力電圧をVFSとおくと 70 10bit SNR 60 51.938 Vn 50 0.1 0.1 0.1 1 1 10 C 10 ( dB ) CV FS2 10 log 8 nkT 100 100 100 容量 (pF) 2004年 ９月 新大VLSI工学 23 CMOSのアナログ特性の特徴 • • • • • • • • • • • • 2004年 ９月 gm/Idsはバイポーラの1/3程度 スケーリングによりfTは向上、しかし、動作電圧は低下 スイッチと容量が使用できる 相補回路が実現し易い 入力インピーダンスが高い 電圧可変コンダクタンスが実現可能 バイポーラのようにキャリア蓄積の影響が無い ミスマッチ電圧や1/fノイズが大きい 精度（ミスマッチ電圧・容量）や1/fノイズはサイズ依存が大きい 基板の影響を受けやすい デジタルとの混載が容易 Bi-CMOSに比べて低コスト 新大VLSI工学 24 Characteristics of gm (Basic) Gm is proportional to Ids and inversely proportional to Veff. Veff is proportional to square root of Ids and inversely proportional to square root of (W/L) ratio. Square law region I ds gm gm μ C OX W V gs V T 2 L dI ds dV gs μ C OX W 2 L V eff 2 W μ C OX V eff L 2 μ C OX 2004年 ９月 2 gm I ds V eff 2 V eff W I ds L 新大VLSI工学 2 μ , 1 gm I ds L C ox W 1 V eff 2 I ds 25 gds (=/rds) gds can be reduced by using larger L and small Ids. g ds I ds g ds Nch -4 gds ∝Ids0.75 log [gds ] log [gds ] J L=0.4um H J H H -6 B J H 1.0um -7 2.0um 4.0um -5 L=0.4um 1 L W=10um J J 0.6um gds ∝Ids0.75 gds ∝Ids 1.0 1.0um -7 2.0um 4.0um -4 -3 -2 -6 log [Ids] 2004年 ９月 α 0 .5 1 .0 J -6 0.6um -6 B -5 : BB BB B J BJ B BJ J B JJ B J B J J J -4 J JJJ JJH J J J HH J HHHH J H H H gds ∝Ids 0.5 -5 Pch W=10um α -5 -4 -3 log [Ids] 新大VLSI工学 26 カスコードによる出力抵抗の増大 カスコード回路 Iout Iout rout rout Vin 出力抵抗 M1 rds 1 (a) Source grounded ckt. 2004年 ９月 スーパーカスコード回路 Iout Vb Vin M2 M1 g m 2rds 2 rds 1 TR2の固有利得 通常数10倍 (b) Cascode ckt. 新大VLSI工学 Vb rout + - M2 Vin M1 G g m 2rds 2 rds 1 更に増幅器の利得倍 (c) Super-cascode ckt. 27 アナログCMOS回路 DC利得 VDD M3 M4 VIN(-) Vbias I1 M5 スルーレイト gm 2 g ds 4 S ro M6 Cc M1 M2 G DC S ri VIN(+) I2 CL 位相余裕 GBW SP 2 M7 g ds 2 gm 6 g ds 6 g ds 7 I2 CL I1 Cc g m1 Cc gm 6 CL I1 V eff 1C c 2I 2 V eff 6C L SP 2 3GBW ノイズ (1/fノイズを除く） 2 V n _ in 16 kT 3g m Δf 16 kTV eff 1 3I1 Δf アナログCMOS回路は電流 Ids, gm, rds (gds), がメインパラメータである。 2004年 ９月 新大VLSI工学 28 トランジスタパラメータの決定方 法 0) 電流は必要なgmから求める gm Ids V eff 2 Ids gm , V eff 2 （通常Veffは0.2V程度） １） W/Lは与えられた電流において必要なgmから決める Ids gm L, W (Veff) W L g on Ids V eff V eff 2 2n 1 I ds C ox W 2 eff V eff L L I ds C ox W （通常Veffは0.2V程度） 飽和領域 C ox V n 2n 8n C ox gm 2 I ds W リニア領域 L n g on C ox V eff 2 ） Lはrds, 周波数特性, ミスマッチ電圧, 1/fノイズから決める 2004年 ９月 新大VLSI工学 29 CMOS A/Dコンバータ 2004年 ９月 新大VLSI工学 30 ＡＤＣの性能・用途・変換方式 ・高速かつ高精度は難しい ・変換方式はFlash, Pipeline, ΣΔ型に絞られる 1000 Flash DVD Conversion Frequency (MHz) HDD Digital I/F 100 Digital TV VDSL Digital Camera 10 Pipeline 1 ADSL Motor servo GSM handset DVD Audio Sigma Delta 0.1 DVD Player Cellular phone Conventional Audio 0.01 0 2 4 6 8 10 12 14 16 18 CD/MD 20 22 24 Resolution（bit) 2004年 ９月 新大VLSI工学 31 ADC Architecture:Flash and pipeline Flash is used in ultra-high speed conversion with low resolution. Pipeline is used in high resolution with moderate conversion speed . Flash Deliverables; Folding Interpolation + + + + + + + + vin D2 D3 D4 D5 D6 D7 1-bit DAP 1-bit DAP 1-bit DAP 1-bit DAP 1-bit DAP 1-bit DAP 1-bit DAP 2004年 ９月 Digital approximater (DAP) S/H v ref 4 v ref 4 + ×2 Amplifier Suitable for CMOS Switched capacitor operation Comparator Ultra-high speed (-- 2GHz) Low resolution (<8bit) Large power consumption LSB D1 Comparator Encoder Vref Vin CLK Pipeline MSB High resolution(<14bit) Moderate speed(<100MHz) Low power consumption 新大VLSI工学 32 ADC Architecture: Sigma delta ADC Sigma delta ADC and DAC are widely used for high resolution (14b-24b) and not high speed ( <1MHz) applications. All are realized with CMOS tech. Sigma delta ADC Sigma delta DAC Integrator AVDD Comparator x(n) + z-1 + + 1bit DAC Analog Digital Signal Processing Digital High SNR and resolution Φ1 C Φ2 Φ1 Φ2 Digital Filter C Integrator vin DAC out + M: over sampling ratio SNR ( dB ) 70 log M 19 . 6 Small and simple low accuracy analog ckt. v ref 2 2004年 ９月 v ref 1bit DAC Easy implementation in CMOS 2 新大VLSI工学 33 Progress in A/D converter ADC is a key for mixed signal technology. We have reduced the cost and power of ADC drastically; Power consumption: 1/2,000 Price: 1/200,000 1980 1982 1993 Now Conventional product World 1st Monolithic World lowest power SoC Core Board Level (Disc.+Bip) 20W $ 8,000 Bipolar (3um) 2W $ 800 Analog Devices Inc. CMOS (1.2um) CMOS (0.15um) 10mW 30mW $0.04 $ 2.00 Our developed. Our developed. Our developed. 2004年 ９月 新大VLSI工学 34 並列型ADCの課題 並列型は2N個の比較器が必要 比較器間の「しきい値電圧」はわずか2mV !! 0.2mVのオフセットばらつきでも歩留りは1%程度 超高速バイポーラやMOSは論外!! 消費電力の急増 通常の超LSI技術では限界がある。 入力アナログ 信号 新規変換方式の開発 ～ 基準電圧 Vr7 C7 オフセット電圧 Vr6 Vr5 C6 C5 Vr4 Vr3 Vr2 Vr1 基準抵抗列 歩留(%) 量子化電圧 C4 変換デジタル 出力 C3 2mV : 10bit C2 C1 エンコーダ 論理回路列 比較器列 クロック 2004年 ９月 新大VLSI工学 35 超ローパワーCMOS 10b ADC ビデオカメラ用には10bのADCの開発が期待されていた。 しかも超ローパワーで動作することが他を引き離す鍵であった。 Kusumoto, et al., ISSCC ‘93 新規なA/D変換方式である、容量補間方式と容量ネットワークによる誤差分散により 10b, 20MHzで30mWという画期的な超ローパワーを実現した。 （当時は 500mWが普通） この値は現在でもトップクラスである。 ボード 著者ら に よ る 開発 10 他グループ に よ る 開発 5 1 0 .5 0 .1 消費電力1000分の１！ 0 .0 5 0 . 01 '8 0 '8 2 '8 4 '8 6 '8 8 '9 0 '9 2 '9 4 @0.8umCMOS ADC 発表年 2004年 ９月 新大VLSI工学 36 Early stage mixed signal CMOS LSI for CE Success of CMOS ADC and DAC enabled low cost mixed signal CMOS LSI. This also enabled low cost and low power digital portable AV products. 1993 Model: Portable VCR with digital image stabilizing 6b Video ADC Digital Video filter System block diagram 8b low speed ADC;DAC 2004年 ９月 8b CPU 新大VLSI工学 37 Progress in high-speed ADC High speed ADC has reduced its power and area down to be embedded. World fastest 6b ADC ISSCC 1991 6b, 1GHz ADC 2W, 1.5um Bipolar 6b, 800MHz ADC 400mW, 2mm2 0.25umCMOS Pd/2N[mW] ISSCC 2000 World fastest CMOS ADC 10 Reported Pd of CMOS ADCs 1 order down 1 ISSCC 2002 World lowest Pd HS ADC 7b, 400MHz ADC 50mW, 0.3mm2 0.18umCMOS 2004年 ９月 新大VLSI工学 This Work 0.1 1 10 Conversion rate [x100Msps] 38 RF CMOS技術 2004年 ９月 新大VLSI工学 39 ワイアレスシステム 今後増大するワイアレスシステムの規格 LSIの開発を合理的に進める必要がある。 ・低電力型 ・ブロードバンド型 のワイアレスネットワークを重点的に行う PDC 2005年 ～ HSDPA (1 4 M ) W -C D M A (3 8 4 k ) G S MG P R S ・システム仕様と要素回路の性能の関係 ・システム仕様とシステム構成 （ダブルコンバージョン、ダイレクト、Low-IF,）の関係 EDGE c d m a 2 0 0c0d m a 2 0 0 0 -1 X E V -D 2 0V0 5 年 ～ 1 x (1 4 4 K )E V -D O (2 .4 M ) (5 .2M ) PAN C e llu la r LAN PHS 4G IE E E 8 0 2 .2 0 (4M ) 2010年 ～ 2005年 ～ A -P H S IE E E 8 0 2 .1 1 b (1 1 M ) Z ig B e e B lu e to o th 8 0 2 .1 1 a /g 8 0 2 .1 1 n (5 4 M ) (1 0 0M ) IE E E 8 0 2 .1 5U W B データの 下 り最 高 伝 送 速 度 2004年 ９月 新大VLSI工学 40 RF技術の重要性 今後のユビキタス社会やブロードバンド社会、チップ接続技術にとってRF技術が中核となる。 日本の大学においてもこれらに対応するLSIを設計できる能力を有することが求められる。 RF-TAG chip （日経エレより） センサーネットワーク （日経エレより） 自然エネルギーで動作する携帯情報端末 チップ間の高速通信 （提供：NTT) （日経マイクロデバイスより） 2004年 ９月 新大VLSI工学 41 Technology edge RF CMOS LSI Many RF CMOS LSIs have been developed for many standards Wireless LAN, 802.11 a/b/g 0.25um, 2.5V, 23mm2, 5GHz Discrete-time Bluetooth 0.13um, 1.5V, 2.4GHz M. Zargari (Atheros), et al., ISSCC 2004, pp.96 2004年 ９月 新大VLSI工学 K. Muhammad (TI), et al., ISSCC2004, pp.268 42 Multi-standard issue Reconfigurable RF circuit is strongly needed for solving multi-standard issue. Multi-standards and multi chips Future cellular phone needs 11 wireless standard!! IMT-2000 RF IMT-2000 BB Current GSM RF GSM BB Bluetooth RF Bluetooth BB MCU GPS RF GPS BB Power Unification Future Reconfigurable RF DSP Yrjo Neuvo, ISSCC 2004, pp.32 Unified wireless system 2004年 ９月 新大VLSI工学 43 ワイアレス用スケーラブル設計技術の開発 2004年 ９月 新大VLSI工学 44 RF MEMS switch Mechanical low-loss integrated switch enables; Select or change inductance and capacitance Select signals and circuits; As a result, enables reconfigurable RF circuits J. DeNatale, ISSCC 2004, pp. 310 2004年 ９月 新大VLSI工学 45 アナ・デジ混載SoC開発 2004年 ９月 新大VLSI工学 46 Full DVD system integration in 0.13um tech. Advanced mixed signal SoC has been successfully developed. Okamoto, et al., ISSCC 2003 0.13um, Cu 6Layer, 24MTr CPU2 CPU１ System Controller Pixel Operation Processor Front-End Analog FE +Digital R/C VCO ADC PRML Read Channel AV Decode Processor IO Processor Servo DSP Gm-C Filter Back -End Analog Front End 2004年 ９月 新大VLSI工学 47 アナ・デジ混載SoCの開発戦略 最適なシステム・回路構成をいかに実現するか？ アナデジ混載システム の一般構成 外部信号 アナログ回路 A/D・D/A コンバータ デジタル回路 以下の項目を考慮して決定すべき （かなりの複雑系） ・性能： ・消費電力： ・機能： ・コスト： ・ポータビリティー： ・スケーラビリティ： ・再利用性： ・設計品質： ・テスト容易性： 2004年 ９月 感度・エラーレート・セパレーション トータルでの低消費電力 複数規格への対応・プログラマビリティー プロセスコスト（オプション）・占有面積 マルチファウンドリー対応 多世代技術への対応 システム・回路の再利用容易性 PVT安定性、ノイズ耐性 新大VLSI工学 48 技術の選択 バイポーラ CMOS アナ・デジ混在技術 アナログ技術 2004年 ９月 デジタル技術 時間連続型 時間離散型 デジタル 信号処理 最適化技術 補正技術 デジタル 制御 新大VLSI工学 49 CMOSアナログ回路の設計指針 CMOSアナログ回路は単なるバイポーラ回路の置き換えでは成功しない。 CMOSの特徴を活かした回路・システム技術を用いるべきである。 • デジタルで実現できるものはデジタルで – まずはデジタルでの実現を検討し、アナログが格別な優位性がなけれ ばデジタルにする。 • オーバーサンプリング（ΣΔ変調）などの先端DSP技術を検討する – これによりアナログ前処理回路への要求が緩和されることが多い。 • 微細化・低電圧化が可能な回路を用いる – 微細化はアナログにおいても広帯域化・高速化・低電力化の切り札であ る。このためには低電圧化が可能な回路を用いる。 • 高精度化はサイズの最適化・アナログ補正・デジタル補正の順に検 討する – 精度はサイズに依存するので、まずこの最適化を検討すべき。しかし高 精度化はサイズの増加を伴い、性能劣化を招くので、補正技術によりサ イズが小さくとも高精度化が図れるようにする。 2004年 ９月 新大VLSI工学 50 Noise and EMI reduction To reduce the noise generated by digital; Increase embedded decoupling capacities in digital and analog and also increase substrate resistance, decrease package inductances. Noise radiation Digital ckt. Noise current is converted to noise voltage C Analog ckt. L RC Low-pass filter R Package inductance 2004年 ９月 R and C forms RC low pass filter Embedded decoupling capacitance Substrate resistance 新大VLSI工学 Noise invasion 51 Noise simulation Noise should be simulated on the post-layout simulation stage Without added dec-cap. With added dec-cap. Peak current can be reduced to 65% 2004年 ９月 新大VLSI工学 52 アナ・デジ混載SoC設計環境 2004年 ９月 新大VLSI工学 53 アナログ設計の課題とEDA ・ アナ・デジ混載SoCの大部分の工数がアナログ回路設計である。 ・ アナログEDAにより設計期間を短縮できるようになった 日経エレクトロニクス 2003.7.21 pp.71 2004年 ９月 新大VLSI工学 54 アナログEDAの階層 統合化された設計フローとデータベースが必要 設計フロー データベース 混在システム設計 上流 アナ・デジ混載SoC 開発体系 フォワードパス 機能モデル・IP バックパス アナログ回路設計 デバイスパラメータ レイアウト設計 セル・LPEデータ 下流 ポストレイアウト検証 （ノイズ検証を含む） LSI試作 2004年 ９月 新大VLSI工学 55 ADSL Analog Front End ADSL Analog Front End G.C. 12 Rx Data ADC ０～－ 15dB External Signal Process or Tx Data Digital Interface Line Digital Tuning Interface １．１ＭＨｚ １３８ＫＨｚ LNA 12 DAC 0 ～ 31dB 8 VCO DAC 2004年 ９月 XTAL 新大VLSI工学 局側 ： Solid lines 宅側 ： Dotted lines 56 LSI design using behavioral language Example: Analog Front End chip for ADSL system. LNA Output driver Buffer Buffer Filter Filter D/A A/D VCXO cont. Control logic 2004年 ９月 新大VLSI工学 57 Hierarchical and behavioral system design System should be described in behavioral language, hierarchically. Analog: Verilog-A Logic: Verilog-D Analog behavioral model 2004年 ９月 新大VLSI工学 58 Virtual System test using Verilog AMS and Matlab We can test the designed mixed signal system virtually, by using Verilog AMS and Matlab. Matlab Matlab DMT modulation DMT demodulation Target LSI Conste llation ENC IFFT FIR FIR FFT Verilog-AMS Conste llation DEC Matlab is used as a soft DSP > 66dB Q I f MTPR TEST (DMT Carrier hole) 2004年 ９月 新大VLSI工学 QAM constellation 59 今後の技術の方向性 2004年 ９月 新大VLSI工学 60 Vdd and CMOS scaling limits in analog Lowest analog operating voltage must be 1.2V -1.8V. 最新のロードマップでは65nmノードの動作電圧は1.2V程度になっており アナログもこの程度の電圧は使用可能と思われる。 Technology node (0.1um) Supply voltage (V) 4 アナログ（上限） Analog (Upper) 3 アナログ（下限） Analog (Lower) 2 1 デジタル（下限） Digital (Lower) 0 1 2004年 ９月 ITRS ‘99 Digital （Upper）Technology デジタル（上限） テクノロジーノード node 2 ‘00 3 4 5 6 7 ‘05 8 新大VLSI工学 9 10 11 12 ‘10 13 14 15 61 高速・高周波化と電源電圧 チャネル長を短くするとキャリアの走行時間が短くなり高速・高周波になる。 一方、破壊電界は物質で決まり、チャネル長が短くなると電界は高くなる。 高速化・高周波化を図ると電圧は下がる vsat E L f t max Eb ft 2004年 ９月 v sat 2π L Vds 1 τ V ds max Vsat:キャリアの飽和速度 Eb: 破壊電界 L V ds 新大VLSI工学 v sat E b 2π const 62 Cost up issue by analog & I/O Cost of mixed A/D LSI will increase when using deep sub-micron device, due to the increase of cost of non-scalable analog and I/O parts. Large analog on SoC must be unacceptable in near future. Wafer cost increases 1.3x for one generation I/O Analog 1 0.9 0.8 0.7 0.6 0.5 0.4 0.3 0.2 0.1 0 Digital 0.35um 0.25um 0.18um 0.13um （0.35um : 1） 1 0.9 0.8 0.7 0.6 0.5 0.4 0.3 0.2 0.1 0 Chip area 2004年 ９月 0.35um 0.25um 0.18um 0.13um Chip cost 新大VLSI工学 63 Example: Analog+ digital calibration tech. Area and power are reduced drastically, by scaled CMOS and digital tech. Y. Cong and R. L. Geiger, Iowa state university, ISSCC 2003 14b 100MS/s DAC 1.5V, 17mW, 0.1mm2, 0.13um 0.5 LSB INL, SFDR=82dB at 0.9MHz, 62dB at 42.5MHz +/- 9 LSB +/- 0.4 LSB Area: 1/50 Pd: 1/20 Calibration 2004年 ９月 新大VLSI工学 64 Future step: Mixed signal egg. Analog helps digital (digital network and storage…). Next step is digital must help analog. Mixed signal egg ( Analog yolk and white with digital shell) Digital shell Sustain the analog egg. Calibration and adjustment. Analog yolk and white Ultra-low power signal processing Ultra-high speed signal processing But, very delicate and fancy 2004年 ９月 新大VLSI工学 65 松澤研のテーマ RFアナ・デジ混載LSIに関するシステム・回路・設計手法の体系的な研究を推進 センサー集積 アナログスケーリング （センサー用LP-AFE) （低電圧・ノイズ問題） RFCMOS技術 アナ・デジ混載設計技術 高精度ディスプレー ドライバー 電流型DAC (OEL) 松澤研の テーマ 超高速・高精度ADC ・10b, 2GHz ADC (UWB) ・ 6b, 1GHz, 40mW (UWB) ・14b, 400MHz ADC (Soft Radio) 2004年 ９月 新大VLSI工学 ・システムの分析と回路仕様 ・要素回路の開発 (LNA, VCO, Mixer, Filter, ADC, DAC, PA,シンセ） ・ワイアレスシステムLSI設計 センサーネットワーク ZigBee（ローパワー） UWB（ブロードバンド） ・スケーラブル設計技術 ・デジタル補償技術 66 まとめ • デジタル情報家電が本格的な成長軌道に乗りつつある。半導体比率 はアナログの２倍になり、SoC化が進展している。 • アナ・デジ混在型システムが主流である。SoCはCMOSアナログ混 載が不可欠である。 • CMOSのアナログ応用はばらつきなどに課題が多いが多彩な回路技 術により困難を克服可能である。 • アナデジ混載SoC開発は、回路の複雑化、コストアップ、開発TAT の短縮などの課題があり、より総合的な開発戦略が求められる。 • 設計手法の開発と、システムからデバイスまでのトータル的なEDA の活用が重要である。 • アナログ部分の面積縮小や精度劣化の克服、回路の安定動作が大き な課題となっている。デジタル技術の活用が鍵を握っている。 2004年 ９月 新大VLSI工学 67