Transcript ISSCC2010 (ADC/DAC) [1]

ATN - Analog Technology Network – ISSCC2010報告
ISSCC2010 報告（第一報）
開催期間：２０10年２月７日～１１日（主セッション：2/8～10）
開催場所：ＵＳＡ サンフランシスコ・マリオットホテル
今年のテーマは “Sensing the Future”。
次ぎの新市場として、センサ応用方向を探っている状態か？
ＡＴＮから２人が参加！
- 中川准一氏
（無線通信）
- 麻殖生（まいお）健二
（ADC/DAC）
（ ）内は専門分野
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ATN - Analog Technology Network – ISSCC2010報告
ISSCC
( IEEE International Solid-State Circuits Conference )
■
■
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世界で最も権威のある最先端ＩＣ・LSI 回路技術の発表の場
１９５４年以来。２０１０年で５７回開催。（１９５５年：４セッション、内３セッションがアナログ）
常に時代の先行指標を提供（１９９０年までのメモリ、マイコン技術、最近の通信用ＬＳＩ技術）
今年の動向：ミリ波利用や超高速デジタル伝送に関連した技術の進展は大きいが、ここ数年、
通信関係は成熟気味。今年は“Sensing the Future” というテーマで、センサ応用を強調している。
確かに興味深い分野であるが、大市場に育つか未だ模索の段階の感である。
ISSCCのセッション数推移
40
地域別発表件数の推移
100
30
通信
アナログ
メモリ
20
ロジック
10
発表件数（％）
セッション数
その他
北米
80
ヨーロッパ
アジア
（除、日本）
日本
60
40
20
0
0
1955 1965 1975 1985 1995 2005 2007 2008 2009 2010
発表年度
1955 1965 1975 1985 1995 2004 2007 2008 2009 2010
発表年度
メモリ、ロジック（マイコン等）の時代から
アナログ、通信応用の時代へ。さらに、
バイオやＭＥＭＳ等、センサ応用に進展か？。
ヨーロッパ勢の進出が顕著。
ここ数年、北米、欧州、アジアが均衡状態に！
大学や公的研究機関の発表が激増している。
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ISSCC2009： ADC / DAC分野
１．概要
・ADC/DACは全２７セッション中、２セッション（１４件）＋別セッション(３件）の計１７件であり、昨年と同 程度。
・ＡＤＣ・ＤＡＣ発表概要
- トピックス：ここ２年注目を浴びた逐次比較方式が単独で一つのセッションを構成。狙いは低電力。
- ここ数年の傾向：高速・高精度から、⇒低電力化・高効率化競争に。
- 回路方式：ΔΣ方式が主セッションから姿を消した。パイプラインと逐次比較が主。
- プロセス：殆どが65nm~90nm CMOSプロセス適用。（45nm以下も２件あり）。
- 大学、公的研究機関からの発表が昨年と同様、激増。（台湾が昨年同様、２件とがんばっている）。
・発表機関の分布（ADC/DAC全１７件。筆頭者の所属機関で分類）
－地域別：北米=８, Europe=４, Asia= ４(東芝１件、富士通１件、台湾２件、韓国１件； 韓国、台湾は共に
大学からの発表）
－機関別：大学・研究機関：１０件 、企業： ７件
２．技術潮流
・ＡＤＣ用途：１９８０年代の民生応用 ⇒ １９９０年代の通信応用 ⇒ ２００８年頃から次世代応用模索の
時代へ！。（バイオやＭＥＭＳ等の発表が増えているが本命になりうるか？）。
・ＡＤＣ方式： 逐次比較方式が高効率化の切り札として完全に復活。パイプラインやΔΣ方式は完全に成熟。
バイオ応用やSoC内蔵で新しい提案 (例、イメージセンサ内蔵カラムＡＤＣ等）。
・ＡＤＣ性能： 低電力化にさらに拍車。高速かつ高精度では無線通信の高周波IF用に16bit・250MS/s。
・ＤＡＣ： ここ数年１件のみ。とくに見るべきものなし。
３．日本の位置付け
・ 世界的には大学や公的研究機関の発表が激増しているなか、日本は相変わらず企業主体（ただし、
ADC/DAC以外の分野では大学の発表が増加の傾向）。リスクの大きい新方式提案のためには、大学等が
がんばる必要があることを痛感！。
・ここ数年、日本は凋落傾向にあり、ヨーロッパ、アメリカの大学の台頭が目立つ。台湾も特筆。
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４．ＡＤＣ／ＤＡＣ 主要発表論文
４．１ Session 16:High-Performance Data Converters（発表件数７件）
・パイプライン方式が主体(７件中５件）のセッション。
・16bit、100M～250MSps の製品に近い超高速ｘ超高精度品が発表された。
(応用は無線通信のダイレクト復調用）
・高精度化方式として、デジタル補正方式が主になってきた。
No.
16.1
16.2
16.3
方式
論文名
発表機関
主要
応用
プロセス
サイズ
電圧
電力
内容、特徴
・16bit, 250MS/s, SFDR=95dB(@10MHz),
・3b + 4b + 3b x 5段構成
1.8V
850mW ・低歪入力ﾊﾞｯﾌｧおよびｱﾝﾌﾟｹﾞｲﾝｴﾗｰ補正方式に工夫
・ｱﾝﾌﾟｹﾞｲﾝ不足によるｴﾗｰはﾊﾞｯｸｸﾞﾗﾝﾄﾞでﾃﾞｼﾞﾀﾙ補正
・16bit, 100M-160MS/s, SFDR=99dB(@100MHz),
0.25um
A 16b 100-to-160MS/s SiGe
無線通信
・初段4b + 5bx3段構成
Pipeline
TI
SiGe
3.3V
BiCMOS Pipelined ADC with
高周波
ADC
US
BiCMOS
1600mW ・入力TH回路およびDAC/RA ampの低歪み化がポイ
100dBFS SFDR
IF 用
ント
17mm^2
・BJTのfT=35GHz,
薄膜抵抗
・6bit, 2.2GS/s, SNDR=31.6dB,
Interleaved A 2.6mW 6b 2.2GS/s 4-times
40nm
・符号1b + 3b + 2b 構成
IMEC 60GHz帯
?V
Pipeline Interleaved Fully Dynamic Pipelined
LPCMOS
ベルギー 無線通信用
2.3uJ/conv. ・４系統の補間
ADC
ADC in 40nm Digital CMOS
0.03mm^2
A 16b 250MS/s IF-Sampling
Pipeline
Pipelined A/D Converter with
ADC
Background Calibration
Analog 無線通信
Devices 高周波
US
IF 用
16.4
A Mostly Digital Variable-Rate
CTΔΣ
Continuous-Time ADC ΔΣ
ADC
Modulator
UCSD
US
16.5
A 10b 100MS/s 4.5mW Pipelined
Pipeline
ADC with a Time Sharing
ADC
Technique
台湾大
台湾
16.6
A 1.4V Signal Swing Hybrid CLSPipeline
Opamp/ZCBC Pipelined ADC Using
ADC
a 300mV Output Swing Opamp
Oregon
州立大
US
16.7
Current A 110dB SNR and 0.5mW CurrentSteering Steering Audio DAC Implemented in
DAC
45nm CMOS
TI
US
ｵｰﾃﾞｨｵ用
180nm
BiCMOS
50mm^2
・12bit, BW=18MHz, SNDR=67dB(@5MHz),
65nm
?V
・リングOscを使った１次ΔΣＡＤＣ (fck=1.1GHz)
LPCMOS
17mW
0.07mm^2 159fJ/conv. ・
・10bit, 100MS/s, SNDR=55dB(@5MHz),
90nm
1V
・2.5b 3段 + 4b構成
CMOS
4.5mW
0.06mm^2 98fJ/conv. ・ﾊﾟﾜｰ消費の大きいｱﾝﾌﾟをtime-shareすることで電力
低減
・11bit, 20MS/s, SNDR=68dB(@ MHz),
180nm
1.8V
・１.5b x 11段 構成
CMOS
17mW
・Ampが不必要なZCBC(Zero Crossing Based Circuit)
1.1mm^2 406fJ/conv. 方式で低電力化
・50k～1.6MS/s, SNDR=100dB(@ MHz),
45nm
・
1.4V
CMOS
0.5mW
0.045mm^2
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４．２ Session 9: Successive-Approximation ADCs（発表件数：７件）
・逐次比較方式単独のセッションは前代未聞。ここ数年の低電力・高効率化の流れにマッチ。
・変換時間の遅いイメージの逐次比較方式でも、10bit, 40M～100MSps, 1mW を実現(３件）。
・プロセスは90nm 以下に移行。
No.
方式
論文名
An 18b 12.5MHz ADC with 93dB
SNR
発表機関
Analog
X線医用
Devices
機器
US
21.1
逐次比較
21.2
A 12b 22.5/45MS/s 3.0mW
逐次比較 0.059mm^2 CMOS SAR ADC
Achieving Over 90dB SFDR
21.3
逐次比較
A 0.06mm^2 8.9b ENOB 40MS/s
Pipelined SAR ADC in 65nm CMOS
21.4
逐次比較
A 10b 50MS/s 820uW SAR ADC
with On-Chip Digital Calibration
21.5
A 10b 100MS/s 1.13mW SAR ADC
逐次比較 with Binary-Scaled Error
Compensation
21.6
A 30fJ/Conversion-Step 8b 0-toIMEC
逐次比較 10MS/s Asynchronous SAR ADC in
オランダ
90nm CMOS
21.7
逐次比較 A 40GS/s 6b ADC in 65nm CMOS
主要
応用
Illinois大
US
東芝
富士通
ChenKung大
台湾
Nortel
カナダ
光通信用
プロセス
電圧
電力
FOM
内容、特徴
・18bit, 12.5MS/s, SNR=93dB,
・2bit/step変換により、市販品の数倍のスピードを達
5V
成
105mW
・ｷｬﾊﾟｼﾀﾐｽﾏｯﾁはﾃﾞｼﾞﾀﾙｷｬﾘﾌﾞﾚｰｼｮﾝされる
・DNL改善のため、5bitﾃﾞｨｻﾞをsub-DACに印加
・12bit, 45MS/s, SNDR=68dB,
130nm
1.2V
・ステップ毎の誤差を後でデジタル補正できるように、
CMOS
3mW
ﾛｰｶﾙＤＡＣのbit重み比を1.86にする。12bitでは14ｻｲｸ
0.06mm^2 36fJ/step ﾙが必要。
・・10bit, 40MS/s, SNDR=53dB(@20MHz),
65nm
1.1V
・1st 4bit・SARADC＋2nd 6bit SARADCのパイプライ
CMOS
1.2mW
0.06mm^2 65fJ/step ン構成による高速ＡＤＣ
・
・10bit, 50MS/s, SNDR=57dB(@25MHz),
65nm
1.0V
・ﾛｰｶﾙＤＡＣにセグメント型荷重容量方式の使用で、
CMOS
820uW
容量サイズおよび変換時間を低減。
0.04mm^2 30fJ/step
・
・10bit, 100MS/s, SNDR=56dB(@50MHz),
65nm
1.2V
・　・
CMOS
1.1mW
0.026mm^2 16fJ/step
・8bit, 10MS/s, SNDR=48dB(@5MHz),
90nm
1.0V
・　・
CMOS
69uW
0.07mm^2 30fJ/step
0.5/0.25um
CMOS
6mm^2
65nm
CMOS
16mm^2
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1.0V
1.5W
3pJ/step
・6bit, 40GS/s, ENOB=3.9b(@18GHz),
・　・
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４．３ その他 （発表件数：３件）
Session 7: Emerging Technology（２件）, Session 22: Image Sensors（１件）
・薄膜トランジスタ等、Ｓｉ半導体とは異なった素材を使ったＡＤＣ。発表は大学。
・イメージセンサ内蔵ＡＤＣは一昨年からの流れ。(今年はΔΣを使用）
No.
7.1
種類
論文名
発表機関
主要
応用
プロセス
有機薄膜
柔軟な
A 3V 6b Successive-Approximation
ﾄﾗﾝｼﾞｽﾀ
Stanford ﾃﾞｨｽﾌﾟﾚｲ,
逐次比較 ADC Using Complementary Organic
on
大　US 生化学ｾﾝｻ
Thin-Film Transistors on Glass
ガラス板
人工皮膚
(28x22)
7.2
An Analog Organic First-Order CT
CT ΔΣ ΔΣ ADCV on a Flexible Plastic
Substrate with 26.5dB Precision
22.1
Image A 2.1Mpixel 120frame/s CMOS
Sensor 用 Image Sensor with Column-Parallel
ΔΣADC ΔΣ ADC Architecture
有機薄膜
柔軟な
K.U.Leuve
ﾄﾗﾝｼﾞｽﾀ
ﾃﾞｨｽﾌﾟﾚｲ,
n
ベ
on
ｽﾏｰﾄｾﾝｻ
ルギー
ﾌﾟﾗｽﾁｯｸ板
RFIDﾀｸﾞ
(13x20)
Yonsei大
韓国
イメージ
センサ
130nm
CMOS
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電圧
電力
FOM
3.0V
2.9uW
15V
1.5mW
1.2V
内容、特徴
・6bit, INL/DNL=0.6/0.6LSB (@10Hz)
・ﾛｰｶﾙDACは.C-2C型
・6bit, SNDR=24.5dB (@fck=500Hz,OSR=16,BW=17Hz)
・１次ΔΣＡＤＣ
・14bit, DNL=+0.55/-0.63LSB of 12bit,
・２次ΔΣADC, fCK=48MHz, 2.3us
・インバータベースのSC回路で低電力化
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