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集積回路 ９．スケーリング則と低消費電力設計 松澤 昭 2004年 9月 2004年 ９月 新大VLSI工学 1 集積回路 1. VLSIとは？ 2．VLSIの設計から製造まで 3. ＭＯＳトランジスタとCMOS論理回路 4．メモリー回路 5. アナログCMOS回路 6. 回路・レイアウト設計 7. 論理設計とテスト 8. アナログ・デジタル混載集積回路 9. スケーリング則と低消費電力化設計 10．システムLSIとVLSIの今後 2004年 ９月 新大VLSI工学 2 CMOS論理回路 CMOS論理回路は他の論理回路（たとえばECL）などと異なり、基本的 に定常電流が流れない。したがって基本的に低消費電力回路である。 高速動作のために定常電流を増やす必要がないので実質的には高速 化も可能である。 論理回路 IN ・動作 OUT CMOSでの実現 VinがGNDの時はPMOSがON, NMOSがオフ。電流Idspが流れて負荷 容量CLを充電し、出力電圧は上昇する。出力電圧がVddまで達すると PMOSのVds=0になり電流は遮断される。 VinがVddのNMOSがON, PMOSがオフ。電流Idsnが流れて負荷容量 CLを放電し、出力電圧は下降する。出力電圧がGNDまで達すると NMOSのVds=0になり電流は遮断される。 Vdd OUT Vdd Vin Idsp Vout Vdd IN GND Idsn 2004年 ９月 新大VLSI工学 CL GND 3 動作速度 どんなデバイスでも動作速度は論理電圧と駆動電流、容量の関係で決まる。 遅延時間を短縮するには ・容量を下げる ・論理しきい値電圧を下げる ・出力電流を増加させる Vo Io CL pd C L V LT Io 真性の微細化CMOSの場合は C L Cg C ox LW Io Q ch WC Vo VLT I o Q ch t Tpd ox (V dd V T ) V dd Q ch v sat WC ox (V dd V T ) v sat L T pd L 1 VT 2 v sat 1 V dd VT/Vdd比を一定に取れればチャネル長Lに比例して遅延時間を短縮できる 2004年 ９月 新大VLSI工学 4 消費電力 CMOS回路の消費電力 Vdd P d fC L V dd I leak V dd 2 容量のスイッチング電力 CL これは従来あまり大きくなかった 今後は影響が大きい 消費電力を下げる ・動作周波数を下げる ・容量を下げる ・電源電圧を下げる CMOS回路の優れたところ ・定常電流が流れない ・駆動電流を上げて速度を上げても消費電力は増加しない 2004年 ９月 新大VLSI工学 5 LSI技術の黄金則：スケーリング則 スケーリング則はLSIの黄金則である L W tox Scaling Device/Circuit parameter Scaling Factor Device dimensions L, W, Tox 1/S Doping concentration S～S1.5 Voltage 1/S Field 1 Current 1/S Gate Delay 1/S Power dissipation/device 1/S3～ 1/S2 S 2 動作電圧も1/Sにする 微細化・低電圧化により、 ・高密度化(低コスト） ・高速化 ・低消費電力 が同時に達成される R. H. Dennard, et al., IEEE, JSC, SC-9, p.256, 1974. 不純物濃度を上げるのは空乏層厚を下げるためである。 2004年 ９月 新大VLSI工学 6 スケーリング則の検証 ・遅延時間 pd ・規格化消費電力=消費エネルギー C L V ds P d fC L V dd 2 I ds T pd T pd E d C L V dd （消費エネルギー） 2 S C L C gs I ds W T ox (V dd V T ) v sat T ox V dd LW L W S S Tox S 1 W S V dd Tox (1 S S 2 S E d C L V dd 2 VT 1 S ) v sat S V dd S V dd C L V dd 1 3 S S S スケールファクターの３乗に反比例する。 しかし実際は配線容量があまり下がらないので S2程度になる。 S T pd T pd S 2004年 ９月 新大VLSI工学 7 CMOS回路の速度と消費電力 • CMOS回路の速度と消費電力 – – – – – 2004年 ９月 電源電圧・しきい値電圧と回路の速度 電源電圧制御 しきい値電圧とリーク電流 リーク電流対策回路 回路ブロックと消費電力 新大VLSI工学 8 CMOS回路の消費電力 Pd Pt f C V 2 dd ローパワー化には各項の低減が必要 充放電電力の低減手法 要素 貫通電流 リーク電流 充放電電流 手法 トレードオフ要因 ｽｲｯﾁﾝｸﾞ確率 ｐｔ ｸﾞﾘｯｼﾞ低減 設計の煩雑さ増大 ｹﾞｰﾃｨﾄﾞｸﾛｯｸ 開発TAT 動作周波数 ｆ 回路の並列化 ﾁｯﾌﾟ面積の増大 微細化 ﾒﾓﾘ空間の階層化 ＣＬ 負荷容量 CL ｽｲｯﾁｨﾝｸﾞ 時に発生 ＣＭＯＳ回路の電流成分 2004年 ９月 ﾄﾗﾝｼﾞｽﾀのｻｲｼﾞﾝｸﾞ ﾊﾟｽﾄﾗﾝｼﾞｽﾀﾛｼﾞｯｸ 設計の煩雑さ増大 する場合あり 動作ｽﾋﾟｰﾄﾞは改善 ﾀﾞｲﾅﾐｯｸ回路 電源電圧 Vdd 新大VLSI工学 DC-DCｺﾝﾊﾞｰﾀ ２電源最適設計 動作ｽﾋﾟｰﾄﾞの劣化 9 トランジスタサイジング 配線容量などの負荷容量を駆動する場合は駆動用トランジスタの ゲート幅が小さければ消費電力は小さいが遅延時間は長い。 逆にゲート幅が大きければ遅延時間は短いが消費電力は大きい。 バランスを考えると[負荷容量=ゲート容量]あたりが最適である。 2004年 ９月 新大VLSI工学 10 CMOS回路の遅延時間 T pd C V dd V dd 遅延時間の短縮： α VT α=1.3～1.5 動作スピード ＊MOSの飽和電流式 I dsat μ C ox Td Q I W L V dd ・負荷容量の低減 ・電源電圧の増大 ・しきい値電圧の低減 α VT CV dd I dsat 遅延は負荷容量の充放電速度で決まる Vdd Td P fCV 2 dd 消費電力の抑制 には電源電圧の 低減が効果的 GND T pd C V dd V dd VT α 動作スピードは劣化 閾値電圧の近傍で 急激に遅延増大 電源電圧と同時に閾値電圧スケーリング必要 2004年 ９月 新大VLSI工学 11 等速度を与える電源電圧としきい値電圧 しきい値電圧を下げることで電源電圧を下げて消費電力を低減しながら速度を維持できる 最大動作周波数（任意） A 0.15 A 0.3 (V dd=3.0V, VT=0.75V) しきい値電圧(V) 0.45 0.6 同一速度 消費電力1/4 0.75 0.95 1.1 1.25 B 1.4 B 1.55 (V dd=1.5V, VT=0.1V ) 電源電圧(V) 2004年 ９月 新大VLSI工学 12 電源電圧の制御 動作速度に応じて電源電圧を変化させればより低消費電力になる ＊消費電力 遅延に応じて動作周波数も変えた場合 Pd 1 Td CV dd V dd V dd V T 2 消費電力と動作スピードの関係 1.6 α 1.4 動作周波数も下がることで Vddの２乗以上のローパワー効果 2 E Pd T d CV dd 処理に必要なエネルギー 処理時間に制約がなければ Vdd下げるほど省エネルギー P=f･c･3.3 2 P Vt=0.5V 1 Vdd一定 0.8 周波数ｆ変更 0.6 2 2 P=( 3 f)･c･2.5 T Vt=0.25V Vdd変更 0.4 Deadline P T 消費電力(a.u.) ＊エネルギー 1.2 周波数ｆ一定 Vdd、ｆ 0.2 とも変更 0 0 0.2 0.4 0.6 0.8 1 動作スピード（a.u.） 2004年 ９月 新大VLSI工学 1.2 1.4 13 リーク電流問題 I leak W 10 V T S VTを下げるとリーク電流は指数的に増大 リーク電流を考慮した消費電力 2 Pd fCV dd I 0W 10 V T S リーク電力が 支配的 V dd リーク電力の急増 ＊サブスレショルド領域の電流 V I ds I 0W 10 gs V T S a.u. Io：Vt=0Vのときのドレイン電流 ｓ：Vgs－Ids特性の傾きの逆数 s=80～100mV W：オフTrのトータルゲート幅 Ileak = Ids at Vgs=0V 低電圧での遅延抑制のための低Vt化で リーク電力が指数関数的に増大 → 電力が増え逆効果 適切な閾値電圧の設定が必要 2004年 ９月 5.5 5 4.5 消 4 費 3.5 電 3 力 0.1 2.5 （ 0.2 2 1.5 0.3 ） 1 0.4 0.5 0 閾値電圧 0.5 4 3.23.6 （Ｖ） 2.8 2.4 0.6 1.6 2 1.2 0.8 電源電圧（Ｖ）充放電電力 ＊Vdd=3.3V、Vt=0.5Vが基準 新大VLSI工学 が支配的 14 微細化による遅延時間の増大 微細化によりかえって遅延時間が増大してきた 内部電源電圧 ［Ｖ］ 1V 1.2V 1.5V 2.5V 1.8V 5V 3V 100 高Vt オフ電流一定 遅延時間 [相対値] 50 Ｖｔ 一定 10 中Vｔ 5 低Vｔ Vt/VDD一定 0.1 Ｖｔスケーリング 寄生効果で 遅延増加 0.2 0.3 0.5 1.0 プロセス世代[μm] 2004年 ９月 新大VLSI工学 15 消費電力の危機 高速CPUの消費電力は100W (1V, 100A!!)を超えようとしている。 更にリーク電流が急激に上昇している。まさに消費電力の危機である。 Power consumption (W) 1000 100 Dynamic current 10 1 0.1 Leak current 0.01 0.001 ‘60 ‘70 ‘80 ‘90 2000 ‘10 高速CPUの消費電力 2004年 ９月 新大VLSI工学 16 リーク電流対策回路 今後の0.1um, 1V時代ではそのままでは使えない VddB H VT LV T VddA 制御回路 LV T LV T LV T LV T VssA H VT VssB (a) MTCMOS ・スイッチで回路を遮断する ・スタンバイ回路が別に必要 ・低電圧では使用しにくい 2004年 ９月 VddA VddA LV T LV T VddB VddB VssA VssA VssB VssB LV T (b) EVTCMOS ・スイッチとバックゲートの併用 ・微細TRでは十分なバックゲートが困難 ・低電圧では使用しにくい ・ゲートリークが遮断できない 新大VLSI工学 (c) VTCMOS ・バックゲート印加でVTを上げる ・微細TRでは効果が減少 ・ゲートリークが遮断できない 17 回路ブロック毎の電力消費 どの回路が消費電力が大きいかはLSIの種類によって異なる。 低消費電力化設計はこの分析から始まる。 I/O I/O Memory Clock MPU1 Clock Memory Logic I/O MPU2 Logic Clock Clock ASSP1 ASSP2 I/O Memory Logic Memory Logic 2004年 ９月 新大VLSI工学 18 Power reduction: Example Power dissipation can be reduced to 1/10 Clock circuit consumes power of 75% of total Pd in this LSI. Power consumption (A.U) F/F reduction Gated CLK 100 80 60 Clock 75 1/2 30.5 40 Interconnect 20 0 2004年 ９月 Volt. lowering 3.0V->1.5V Cap. Lowering (0.6) 18 7 Macro 13 6.5 1/5 8 3 1 2 1.7 3 0.35um 0.35um 0. 18um 新大VLSI工学 19 DRAM混載による低消費電力化 外付けDRAMはI/O部分で電力を消費する。（内蔵メモリーの100倍程度） DRAM混載にするとこの部分の消費電力が大幅に削減できる。 高速信号はチップ外に出してはいけない！ DRAM Separate chips DRAM on a chip DRAM - logic891mW interface Logic & memory VT VT Speech codec 16Mbit DRAM 240mW Host I/F Multiplexer DRAM I/F Power 70% power reduction by DRAM embedding alone Courtesy Toshiba, ISSCC 2000 2004年 ９月 MPEG4 codec 新大VLSI工学 MPEG-4 Video Cam DisplayPreCodec PLL I/F I/F filter VT VT 20 低電力LSIアーキテクチャ • 低電力LSIアーキテクチャ – – – – 2004年 ９月 電力効率の良い高速処理LSIの設計シナリオ 演算器の改良 クロックゲーティング 電源電圧制御 新大VLSI工学 21 電力効率の良い高速処理LSIのシナリオ クロック当たりの処理量を増やし、クロック周波数と電源電圧を下げるのが基本 2004年 ９月 新大VLSI工学 22 マイクロプロセッサー マイクロプロセッサーの処理では命令がメモリーから読み出されＡＬＵの論理機能を変える。 次にデータがメモリーから読み出され、ALUで論理処理されて、メモリーに返される。 特徴 課題 ・ソフトを変えることで殆ど全ての論理処理が実現できる ・ハードは機能・用途にかかわらず共通である ・クロックに同期して動作し、基本的に１クロックで１処理行う ・メモリーからデータを読み出し、処理し、メモリーに返す ・処理速度を上げるにはクロック周波数を上げる必要がある ・データが負荷容量の大きなバスを通る →動作周波数の割には処理量が少なく消費電力が大きい 2004年 ９月 新大VLSI工学 23 パイプライン動作と並列動作による低消費電力化 クロックあたりの演算処理量を上げる方法 2004年 ９月 新大VLSI工学 24 LSIアーキテクチャによる演算速度と消費電力差 LSIアーキテクチャにより消費電力/演算速度は３桁の違いがある!! Clock frequency (MHz) # of operations/clock Operating speed (GOPS) Pd (mW) Pd (mW) CPU DSP 450 50 25 2 16 96 0.9 0.8 2.4 7000 110 12 7800 138 5 Operating speed (GOPS) Dedicated LSI Pd/GOPS: 3 orders 2004年 ９月 新大VLSI工学 25 演算器の改良 ・ベクトル演算ユニット：ある一定の長さの信号（ベクトル信号）に一連の処理を行う場合は メモリからの信号を連続的に送り出して高速演算・低電力演算が可能になる。 ・専用ALU：差分処理などの特定の演算が多い回路では通常のALUにこのような専用演算器を追加すると 高速・低電力演算が可能になる。 2004年 ９月 新大VLSI工学 26 MPEG4 LSIの構成 DSPに各種ビデオコーディック専用回路を付加させた VCE (Video Codec Engines) ME LM VLC LM VLD LM DCT IDCT PAD LM PNR Programmable DSP Inst. DSP Core Mem Data Mem CAD LM COMP HIF (Host I/F) MIF (Memory I/F) DRAM (2Mb) Main Sub Graph. DRAM (2Mb) Filter DRAM (16Mb) VPU(Video Processing Unit) Video Input 2004年 ９月 Video Output 新大VLSI工学 27 Performance for Core Decoding 画像Codecでは専用演算器を設けて演算処理速度を向上できる。 Decoding Performance : 5fps HW Engine Software CAD 6.1% PAD 26.5% 6.8% COMP 63% Texture Decoding Kcycles 0 5 WITH the Engines Core@L1 Decoding 40 WITHOUT the Engines 24% 0 2004年 ９月 20fps Mcycles 100 新大VLSI工学 200 28 クロックゲーティングの効果 使用しない回路へのクロックを停止するとこで大幅な低電力化が可能 The Effect of Clock Gating Clock Gating 40% Non Clock Gating 100 0 300 [mW] 200 The Effect of Core Engines WITH the Core Engines 37% WITHOUT the Core Engines 100 0 DSP 2004年 ９月 VCE (Core) 300 [mW] 200 VCE (not Core) VPU 新大VLSI工学 MIF DRAM PAD 29 電源電圧制御 Vdd固定ではクロック周波数を下げたときに消費電力は比例でしか変化しないが 遅くても良い処理の場合はクロック周波数を下げるとともにVddも下げる。 こうすると大幅に消費電力が低減できる。 Energy consumption is proportional to the square of VDD. VDD should be lowered to the minimum level which ensures the real-time operation. 2004年 ９月 Normalized energy 1.0 0.8 Variable Vdd Fixed Vdd 0.6 0.4 0.2 0.0 0.0 新大VLSI工学 Long channel (a=2) Short channel (a=1.3) 0.2 0.4 0.6 0.8 Normalized workload 1.0 30 電圧ホッピング リアルタイム画像エンコードを電圧ホッピングにより電力1/10を達成 MPEG-4 video encoding 0.16 Normalized Power P/PFIX 0.14 0.12 0.10 RVH: 2 levels (f,f/2) RVH : 3 levels (f,f/2,f/3) RVH : 4 levels (f,f/2,f/3,f/4) RVH : infinite levels post-simulation analysis 0.08 0.06 0.04 VDD 0.02 0.00 0.0 SH-4 0.2 0.4 0.6 0.8 1.0 Transition Delay TTD (ms) S.Lee and T.Sakurai, “Run-time Power Control Scheme Using Software Feedback Loop for Low-Power Real-time Applications,”ASPDAC'00, A5.2, pp.381~pp.386, Jan. 2000. S.Lee and T.Sakurai, “Run-time Voltage Hopping for Low-power Real-time Systems,” DAC'00, June 2000. 2004年 ９月 新大VLSI工学 VDD Modified Clock SH-4 Clock 31 Vddによるリーク電流制御 電源電圧Vddを高くするとDIBL効果によりVTが下がりリーク電流が多くなる。 そこで、遅くても良い回路ブロックのVddを下げることによりリーク電流を下げることができる。 1 Normalized power Source Changing VDD alone 0.8 Surface potential 0.6 VDS 0.4 PDYNAMIC 0.2 Super-linear PLEAK (without DIBL) PLEAK (with DIBL) 0 0 0.5 1 Normalized speed 2004年 ９月 Drain 新大VLSI工学 s=0.1V/decade VTH/VDD,MAX=0.15 32 今後のLSIの姿 今後のLSIはVdd, VT, クロック周波数fclkなど全てのパラメータを制御するようになるだろう。 LSI Vdd制御 VT制御 (バックゲート） LSIコア fclk制御 2004年 ９月 新大VLSI工学 33 配線設計 • 配線設計 – – – – – 2004年 ９月 配線による信号遅延 配線スケーリング リピーターバッファーの挿入 階層化設計 配線のパラメータと速度 新大VLSI工学 34 配線問題 配線は高速化・低消費電力化の大敵である。 また、微細デバイスを接続するには微細配線が必要である。 距離 配線 駆動デバイス ・配線によって生じること ・信号の遅延 ・信号の減衰 ・波形の変形 ・電力の消費 ・電磁波の輻射 2004年 ９月 受信デバイス 高速化・低消費電力化 ・配線抵抗を下げる ・誘電率を下げる しかし、いずれも限界がある 短い配線で接続できるようにすることが重要 新大VLSI工学 35 配線遅延時間 配線遅延時間は配線の抵抗と容量の積に比例する Length: X Ro Cin Vs Ru Lu Cu Lu is negligible when L T pd C u R u X 2 2004年 ９月 R 2 . 2 r o C in R u XC in r o C u X T pd RC 2 . 2r o C in Wire delay このような単位回路の分布定数回路 Gate delay 新大VLSI工学 R R uX C C uX 桜井のワイアーロードモデル T. Sakurai, IEEE, JSC, SC-18, No.4, p. 418, 1983. 36 配線容量 容量は寸法比で与えられるため、微細化で縮小することは困難である。 低誘電率化が低容量化に最も効果がある。 Wire d w h H 配線ピッチを縮めると線間容量が増加 配線ピッチを緩めると対地容量が増加 →最適なピッチがある →単に横方向を微細化しても容量は減らない Other Metal or bulk 0 . 22 h w Ctot ox 2 . 80 1 . 15 H H 0 . 22 h h w 0 . 03 0 . 07 0 . 83 H H H 1 . 34 d H 容量値は寸法比で与えられ、絶対的な大きさに依存しない。 J. M. Rabaey, “Digital Integrated Circuits”, pp. 445 2004年 ９月 新大VLSI工学 37 配線のスケーリング 配線のスケーリングは極めて困難である。 ・ローカル配線： RC遅延はスケーリングに対して一定 ・グローバル配線： RC遅延はスケーリングに対してむしろ増加 更にチップサイズの増加がこれに拍車をかけている Tdrc will increase at 2x or 3x for one generation ローカル配線の容量は低下しているが、これは 配線長短縮の効果で、単位長さ当たりの容量は一定 P a ra m e te rs S: Device scaling factor Sc: Chip size scaling factor L o ca l G lo b a l L 1 /S Sc W, d 1 /S 1 /S H, h 1 /S 1 /S R S S 2S c C 1 /S Sc 1 (S S c ) 2 L d R C w h H T d (= R C ) 2004年 ９月 新大VLSI工学 38 ゲート遅延と配線遅延 ゲート遅延は減少しているが配線遅延は増加している。 500 Delay time (ps) Interconnection delay 100 Gate delay 50 0.2 0.4 0.6 Design Rule (um) 2004年 ９月 新大VLSI工学 0.8 1 T. Mogami “LP & HS LSI Circuit & Technology” pp. 547-560, Realize Inc. 1998. 39 リーピーターバッファーの挿入 配線長の２乗に比例して遅延時間が増大するので、バッファーを入れて 配線長を短くすると、ゲート遅延が増加しても全体の遅延時間を短縮できる ro RuX Tpd1 CuX ro 2 X 2 T pd 2 R u C u Cin RuX/n CuX/n T pd 1 R u C u X Tpd2 ro RuX/n n Cin CuX/n T pd 2 T pd 1 リピータバッファの挿入 2 min n x 2 . 2nr o C in R uC u 2 . 2r o C in 2 . 2r o C in R uC uX 2 . 2r o C in 2 2 Gate delay Wire dely 最適数での遅延時間比 n（バッファー数） 2004年 ９月 新大VLSI工学 40 Technology roadmap グローバル配線遅延はたとえ、リピータバッファを入れても微細化とともに増大する。 Insertion of repeater ITRS 2001 Edition, pp. 261. Global Global w/ repeater T pdl R u C u X 2 Repeater buffer Local Gate RC T pdr T gate RC 2 T pdr T pdl 2004年 ９月 新大VLSI工学 41 配線の高速化と消費電力 リピーターバッファーを増やして配線遅延を減少させることで高速化を図ろうとすると消費電力 が急増する。限度を超えた高速化は消費電力の大敵である。 Normalized power 1 0.9 0.8 Super-linear 0.7 0.9 0.95 1 Normalized speed (by changing the number & size of repeaters) 2004年 ９月 新大VLSI工学 42 配線長分布 短い配線は多く、長い配線は少ない。 階層的な多層配線技術の導入 Interconnect Density Function 106 105 Theoretical Curve 104 103 L = (142,742)1/2 = 377 [gate pitch] Actual Data 102 101 Lower layer: high density (Hi RC) Upper layer: low density (Lo RC) Chip length L Number of gate N=142,742 p = 0.8 k = 5.0 100 10-1 1 10 100 1000 Interconnect Length [Unit in Gate Pitch] Davis, De, and Meindl, IEEE ED-45(3) 580 (1998) 2004年 ９月 新大VLSI工学 43 LSIのレイアウトと配線構造 LSIでは回路が階層化されており、これに伴って使用する配線も異なる。 ローカル配線： セル内のトランジスタノードの接続。 高密度、短い配線長 グローバル配線： マクロブロック間の接続。 低密度 低抵抗 長い配線長 LSI Global マクロブロック Intermediate ゲート （スタセル） ブロック 2004年 ９月 Semi-global 新大VLSI工学 44 階層配線 Current LSI technology uses hierarchical interconnection structure. Global interconnection uses thicker and wider metals. 2x to 3x ITRS 2001 Edition, pp. 262. 2004年 ９月 新大VLSI工学 45 現在のSoC用多層配線 Current LSI uses hierarchical Cu interconnection technology, however the parameter ratio between Global and local is small. Ratio: 2x 2004年 ９月 新大VLSI工学 46 配線の検討 Local Global Above chip Module PWB C (fF/mm) 349 254 90 163 113 Rsq(Ohm/mm) 455 227 100 0.01 0.005 RC (ps/mm) 159 57.7 9.02 0.0016 0.00057 L (nH/mm) ---- ---- ---- 1.05 0.47 W (um) 0.22 0.44 1 60 100 h (um) 0.34 0.34 1 60 35 d (um) 0.20 0.40 1 60 100 H (um) 0.79 0.79 3.02 3000 180 2004年 ９月 新大VLSI工学 47 Maximum operating frequency (Hz) 配線の種類による動作周波数限界 100G Module (1Clock) Local (1/4 clock) Module (1/4 Clock) 10G LC barrier Delay condition 1G PWB Local 100M Attenuation condition Global Above chip 10M 0.1 1 10 100 Wire length (mm) 2004年 ９月 新大VLSI工学 48 Maximum operating frequency (Hz) リピーターバッファの効果 100G Above chip 10G 2 Global 4 Buffer inserted (tpd=20ps) 4 5 1G 9 9 11 Local 14 100M Non-inserted 15 10M 0.1 1 10 100 Wire length (mm) 2004年 ９月 新大VLSI工学 49 参考文献 [References] [1] K. Ueda, T. Sugimura, et. al., "A 16-bit Digital Signal Processor with Specially Arranged MultiplyAccumulator for Low Power Consumption," IEICE Transaction, Vol. E78-C, No.12, pp.1709-1716, 1995. [2] K. Honma and O. Kato, "Trends of research and development in Europe and America, " Journal of The IEICE, Vol.78, no.2, pp.173-178, 1995. [3] H. Kabuo, M. Okamoto, et. al., "An 80 MOPS-Peak High-Speed and Low-Power-Consumption 16-bit Digital Signal Processor, " IEEE JSSC, Vol. 31, No. 4, pp.494-503, 1996. [4] A. P. Chandrakasan, S. Sheng, et. al., "Low-power CMOS digital design," IEEE JSSC, Vol. 27, No. 4, pp.473-484, 1992. [5] I. Verbauwhede and M. Touriguian, "Low Power DSP Engine for Wireless Communications," Journal of VLSI Signal Processing 18, pp.177-186, 1998. [6] N. Nakajima, H. Shibata, et al., "Baseband System LSI for Cellular Mobile Telephone, " Matsushita Technical Journal, pp.46-52, 1999. [7] M. Okamoto K. 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