Transcript 東京大学におけるマルチグリッド型MSGCとASICエレクトロニクス開発

東京大学におけるマルチグリッド型
MSGCとASICエレクトロニクス開発
東京大学人工物工学研究センター
高橋浩之
3GeV/1MW 25Hz
J-PARC project
JAERI-KEK joint project
統合計画における中性子散乱実験
施設における中性子位置検出器
• ガス型検出器
– MSGC, He-3 tube , MWPC
 g線に不感
• シンチレーション検出器
– ZnS, Li glass, LBO
 g線に感度を有する
• 蛍光出力が高いものは低速
• 半導体検出器
– 照射損傷の問題が顕著
• イメージングプレート（ＩＰ）
– ＴＯＦ情報が得られない
Sparking
Damage
MSGC（MicroStrip
Gas Chamber)
ILL/HMI/JAERI
Counting rate
GEM(Gas Electron
Multiplier) type
TU Delft/JAERI
GEM
MSGC
M-MSGC
Gas gain
MWPC
Low gain 2~3
at high pressure
Stability
* n/g discrimination
* position resolution MWPC(Multi Wire Proportional Counter)
Virtual Cathode MSGC
BNL/ILL Low countrate
10~50kHz
ＭＳＧＣ
（ＭｉｃｒｏＳｔｒｉｐ Ｇａｓ Ｃｈａｍｂｅｒ）
微細加工技術により製作した
アノード・カソード
ストリップ電極を用いた
ガス比例計数管
アノードカソード間隔を狭くで
きるので、高計数率
従来の100倍以上
カソードのエッジに強い電場が生じるため、基板表面を走る
放電が顕著となり過去のものと思われていたが…
表面電極構造を工夫し、電場配置を制
御することでMSGCの安定化を図る。
マルチグリッド型 MSGC (M-MSGC)
２つの強い電場 を分離
アノード
グリッド1
表面電荷が少ない
グリッド2 ...
表面抵抗が小さい
カソード
MSGCとM-MSGCにおける電場の比較
SMALL-GAP MSGC
10mm gap
5mm Anode
0V
500V
500V
0V
M-MSGC
10mm gap
5mm Anode
20mm Grid
800V
300V
10mm
0V
Calculated by ELFIN
DESIGN AND FABRICATION
A test plate consists of 4 grids +anode+cathode
G1 G3
A G2 G4 C
400mm
4 cm x 4 cm active area
Anode width: 5 mm
4 grids(20,25,35,42.5mm)
and 10 mm gaps
#4 grid and cathode were
connected together
MEASUREMENT
Gas gain of M-MSGC exceeds 18000
for 10mm gaps
The gain is a function of multiple grid potentials.
Gas Gain Depenency on the Grid Voltages
700
20000
Grid 1
Grid 2
GAS GAIN
500
18000
16000
14000
12000
400
10000
300
8000
6000
200
4000
100
2000
0
0
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23
Measurement Number
GAS GAIN
Applied Voltage
600
Pulse Height Spectrum for 6keV X-rays
6keV
Ar escape
Obtained energy resolution was 14.6% FWHM.
(Gas gain =3000)
カソードストリップからの信号電荷を
積分して読み取る方法
Readout from individual cathode strips
Counting Rate > 108 cps/mm2
1.0E+06
Current(pA)
1.0E+05
1.0E+04
1.0E+03
1.0E+02
Integration time
1.0E+01
0.048msec
0.68msec
5.37msec
19msec
1.0E+00
1.0E+04
1.0E+05
1.0E+06
1.0E+07
1.0E+08
1.0E+09
2
Counting rate(cps/mm )
Anode 470V Grid 231V Gas Gain: 100
低計数率
～106cps/mm2
高計数率
～108cps/mm2
MSGCを用いた2次元位置取得
X方向の位置情報
放射線
電荷
MSGCプレート
Y方向の位置情報
誘起電荷
裏面電極
• 表面電極でX方向、裏面電極でY方向の位置を検出する
– 裏面では誘起電荷を拾う
• M-MSGCではプレート表面が電極で覆われるため、裏面へ
の誘起電荷が生じない！
フローティングパッドを介した
2次元位置読み出し方法
• カソード周辺にフローティングパッドを設置
• 電子雪崩で生じたイオンのある部分はパッドに乗る
• パッドに乗った電荷は、表面RC回路の時定数で指数関数
的に減少し、カソードに収集されるまでの間は裏面に誘起
電荷を生成する
A G
Pad
C
電子なだれ
領域
裏面電極
電荷はしばらく
ここに留まる
裏面に誘起される信号から
もう１次元の位置情報を得る
Design window of a Cadence layout editor
1mm pitch
3cm x 3cm - 9.5cm x 9.5cm
Signals on rear strips:
Substrate: fused silica
for 400mm pitchThickness: 0.3 mm
#n
10%
#n+1
22%
#n+2
50%
#n+3
100%
0.3mm厚ガラスの裏面での誘起電荷の分布
誘起電荷
の大きさ
~1.2mm
400mm
ストリップ番号
->何らかの重心演算を行う必要がある
Pad & Strip surface charge division
Both Anode and Cathode signals are used for Charge division
X-axis
Anode
(Left)
Anode
(Right)
grids
Y-axis
Cathode
(Bottom)
Cathode
(Top)
Surface circuit
provides
2D information
Results from X-ray measurement
55Fe
X-rays
Y
X
11mm
6mm
4.5mm pitch Beam scan image
washer
多層微細配線技術を用いたMSGC
in collaboration with Futaba corporation
10cm x 10cm / 400um anode pitch version
多層配線を用いる際の問題
• 絶縁層は薄いので、高電圧部分と低電圧部
分がクロスすると、絶縁破壊を起こす。
• したがってアノード近傍は配線禁止部分とな
る。
• 限られたスペースしかないアノード間からア
ノードに平行な方向の位置情報を引き出すの
は困難。
→厚い絶縁層・特殊な絶縁層．．．
他の解決法は？
MSGCの位置読み出し手法の比較
Assume: Active area ~ 10x10cm, anode pitch ~ 400um
個別のストリッ
プから読む
電荷分割
GLG method
コスト
high
low
reasonable
必要増幅
器数
500
4
64
位置分解
能
~500um
~1300um
~500um
最大計数
率
~1MHz
~100kHz
~1MHz
画像歪み
-
o
-
GLG （Global Local Grouping)法
Y方向(アノードに平行な方向）はカソード
を疎、密のパッドに分割してこれらの
パターンから取得
GLG 法 スプリットアノードによる
X方向位置検出
 divided one anode
strip into two strips
 two signals in the
same time.
 each anode will
accept a half of total
charges.
Number of position
per readout line 
Global
Global
 Local
 Local


• split anode test plate
• 1mm pitch
Split-type anode
2.5
A2
G1
G2
2
Scan
position
ratio of A2 to A1
A1
1.5
1
0.5
C
0
0
200
400
600
input position (um.)
800
1000
K
X-ray beam scan test
LOCAL STRIPS
GLOBAL STRIPS
K
Reconsideration of Linear PSD
• Replacing wire with high-tech plate
• Easy to maintain
Tube(diameter:6-10mm)
図
sealed gas mixture
600mm
MSTube
1D-MSGC
(thickness:0.51mm)
ASIC の開発
• ローコスト高密度マルチチャンネルシステム開発を目標
• ROHM 0.35mm CMOS Technology
• 商用CADツールを用いた設計
• Mixed signal design (Analog + Digital)
• プリアンプ、シェーパ、VGA、ディスクリ、１００MHzフォール
ディングAD、FIFOメモリ
• Die size 4.9mm x 4.9 mm or 2.4 mm x 2.4 mm
• 2 デザイン / 3 ヶ月
• ベアチップを基板に実装→ 高実装密度
• ガスカウンタ・APDと組み合わせて実際に使用したところ、ダ
メージが顕著にみられた。
• 外部保護回路が必要
Design Flow
• Analog Circuit
• Digital Circuit
• Ｄｉｇｉｔａｌ回路
Behavior
Circuit design
HDL Programming
simulation
Layout
CADENCE
layoutPlus
Simulation
Synopsis/
Design Compiler
Synthesis
LVS,DRC
Simulation
Verilog-XL
HSPICE
Wiring
Apollo / Milkyway
Simulation
Preamp
• High Speed Low voltage
→ Folded Cascode Amp
• Low noise
→ High gain transistor
• Linearity
→ Polysilicon resistance/
capacitance
2.4mm x 2.4mm
Linearity
2000
Output voltage (mV)
1500
1000
500
0
-1000
0
1000
-500
-1000
Input charge (fC)
2000
3000
ENC and Shaping time
ENC with different input capacitance
12000
ENC ( e- FWHM)
10000
8000
10pF
30pF
6000
100pF
no cap
4000
2000
0
0
2
4
6
8
10
shaping time (us)
Capacitance gradient 60-80 electrons/pF
ORTEC 142B
11500 electrons @100pF
68400 electrons@1000pF
Clear pulse Hybrid 54electrons/pF
48ch preamp board
•
•
•
•
3 bare chips (each 2.4 mm x 2.4mm)
ENC 880e- (FWHM)
時定数可変
3.3V 210mW
32ｃｈ Preamp+Shaper+3-level Discriminator
boardの例(ROHM0.35um)
検出器
入力
(16CH)
シェーピングアンプ出力(16CH)
CMOS ディスクリ出力
(16CH)
general purpose readout chip
preamp decay time
shaping time
gain
Adjustable
3 level Comparator
16 CH chip
output voltage(mV)
Chip5i I/O response
2500
2000
1500
1000
500
0
0
0.05 0.1 0.15 0.2 0.25 0.3
input charge(pC)
Waveform Sampling Front-End
ASIC
Preamplifier
• An 8 channel ASIC was
designed using Rohm
0.35u CMOS technology.
• Requirements:
- Fast Preamp ~ 10ns
risetime, low noise
(ENC ~1000e- fwhm).
- ADC ~ 100Msamples/s,
low power consumption,
=> folding ADC ideal.
VGA
Folding
Digital
ADC (Encoder + FIFO)
4.9 mm
6-bit Folding ADC
• 100 Msamples/s
• DNL~ 0.7 LSB
INL ~ 1.4 LSB
THD ~ -20 dB.
Layout of the new 10-Ch ASIC
Preamp
VGA
ADC
Encoder + FIFO
FPGA
USBコントローラ
検出器接続端子(40CH)
ASIC(ベアチップ)×４
本ボード2枚で24cm×24cm 160,000 pixels
2次元検出器の読み取りが可能
波形情報の利用・補間なども可能
まとめ
• マルチグリッド型MSGC開発の状況について
示した。
• ASICエレクトロニクスは破壊の問題を解決し
たので、今後量産してマルチチャンネル読み
出しに組み込んでいく予定
• その他の高機能素子についても開発検討中