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반도체 TEST OPERATION
Joseph Won helped by editor DC Lim
1
Table of Content
테스트 개념(Test Concept)
 디바이스 팩키지 ( Device Package)
 테스트 하드웨어 & 소프트웨어
 테스트 프로세서 플로우(Test Process
Flow)
 E/L 테스트
 후 공정(Backend Process)
 Job Responsibility
 APPENDIX
2
What To Learn
테스트의 정의
테스트 목적
팩키지와 하드웨어의 연관성
필요한 하드웨어와 목적 (테스터, 핸들러, 체
인지 키트,소켓)
테스트 셋업(Test Set-up) 방법 및 그 중요성
Open/Short(O/S)
파라메트릭 테스트 와 기능(Function) Test
공정 및 목적 & 중요성
파라메트릭 테스트 와 기능(Function) 테스트
의 개념
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Test Concept
 테스트 란 ? : 전기적 특성검사를 할 수 있는 장비(테스터)를 이용하여
제품의
양품과 불량을 판별하는 일체의 행위.
-웨이퍼 소트 (Wafer Sort/Probe)
: 웨이퍼상의 집적 회로가 동작하는지를 보는 테스트 .
프로브 (Probe)를 회로의 패드에 대고, 전기 신호를 걸어 전기적
특성을 검사하는 것.
Wafer : 직접회로를 만들기 위한 반도체 물질의 단결정을 성장시킨 기둥모양의
Ingot을 얇게 잘라서 원판모양으로 만든것.
-패키지/파이널 테스트 (Package/Final Test)
: 조립된(Package) 제품에 대해 제품출하전 마지막으로 전기적
특성을 검사하는 것.
* QA TEST(Quality Assurance )
4
Device Package
 팩키지 란?
BGA FAMILY
Dual Family
Chip Scale
Family
Quad Family
5
Device Package
 팩키지 란 ? :
반도체 IC를 Hermetic Seal 또는 Plastic Module로 포장한
것을 말하며, IC의 최종 형태. Package는 반도체 표면을
외부의 습기나 불순물로 부터 보호할 뿐만 아니라 내부의
Chip이나 가느다란 Lead선에 외부로 부터 직접 인장력이
가해지는 것을 방지하는 역할을 함.
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Package Family
 BGA Family :
리드 대신 볼 모양의 전도성 솔더로 대체한 기술을 사용한
패키지( Ball Grid Array).
Ex) HPBGA, MCM-PBGA , PBGA , SuperBGA ,Tape SuperBGA ,
CABGA, CTBGA, EPBGA, FlipChipBGA, FBGA
Cross-Cut
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Package Family
 Dual Family :
패키지에 전기 통로를 제공하는 리드가 패키지 양측면에
배열된 형태의 패키지를 통칭하여 Dual이라고 함.
Ex): ePad™ SOIC/SSOP, ePad™ TSSOP, SOIC/SOJ ,SSOP,TSOP ,TSSOP
8
Package Family
 Chip Scale Family : 완성된 패키지의 크기가 해당 칩의 크기에 가까운
경우에 CSP(Chip Scale Package)라 하며 구조적인
…………….Ex)
것보다는 크기에 중점을 둔 분류 방법으로 대체한 기술.
ChipArray, etCSP™ ,fleX BGA,μBGA,MLF™,Stacked CSP ,TapeArray™
9
Package Family
 Quad Family:
패키지에 전기 통로를 제공하는 리드를 패키지 네 측면에
배열시킨 형태의 패키지를 통칭함하여 Quad라고 합니다.
Ex) PLCC,TQFP,LQFP,MQFP Power Quad 2/4,Exposed Pad TQFP,Low Profile Power Quad2
Cross-Cut
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Hardware & Software
 테스터(Tester)
 프로그램(Program)
 핸들러(Handler)
 프로버(Prober)
 로드보드/프로버 카드(Load Board/Probe Card)
 소켓/포고 핀(Socket/Pogo Pin)
 컨버젼 키트(Conversion Kit)
 핸들러/테스터 셋업(Handler/Tester Set-Up)
디바이스 컨텍(Device Contact)
 번인 시스템(Burn-In System)
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Hardware & Software
 테스터(Tester: ATE: automatic test equipment) : 전기적 특성검
사를 할 수 있는 장비
Ex) Soc93000, Trillium, Quartet, Catalyst. ..etc.
LTX Trillium
Teradyne Catalyst
Credence Quartet
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Hardware & Software
테스트 시스템 종류
• 로직(Logic):
:마이크로 프로세서,게이트 어레이와 같은 ASIC에서 NAND
NORE GATE등의 표준 로직까지를 폭 넓게 시험하는 테스터.
• 메모리 (Memory)
:SDRAM,DRAM등으로 대표되는 메모리 IC의 테스트를 위한 것이
며 최근 각광을 받고 있는 Synchronous DRAM등의 고속 메모리
나 Flash 메모리 테스트에 필요한 측정 기능을 겸비한 테스터.
• 믹스드 디바이스(Mixed Device)
:아날로그와 디지털 회로를 포함한 디바이스를 테스트하는테스터
• 알에프 디바이스(RF Device)
:통신용으로 사용되는 고속 디바이스를 테스트하는 테스터.
13
Hardware & Software
 프로버(Prober): 장비와 전기적 신호를 주고받을 수 있도록 연결되어 있으며
웨이퍼를
X, Y, Z축으로 움직여 각 칩을 ROOM/HOT 온도
상태에서 웨이퍼 내의 지정된 point아 탐침을 접촉시켜 Test하는
데 사용되는 장비임.
 프로그램(Program):테스트 시스템을 조정하고,자동 측정기를 사용하여
wafer 의 전기적 특성을 측정하는 프로그램으로 제품 설계
SPEC.에 맞게 program 되어 있는 소프트웨어
*기본언어:: C/PASCAL,장비별 Controller,GUI Language.etc
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Hardware & Software
 핸들러(Handler):자동으로 테스트를 하기 위한 장비로, 디바이스 운반 및
테스터와 결합되어 자동으로 양품과 불량품을 선별하여 주는 장비.
○종류:
- Pick & Place 방식 (Tray Type) :SYNAX1201,EPSON NS6040..etc.
- Gravity 방식 (Tube Type)
: MULTI8704,MCT4610…etc.
SYNAX 1201
MULTI-8704
SEICO EPSON NS6040
15
Hardware & Software
 로드보드 & 프로브 카드(Load Board & Probe Card)
: 디바이스를 테스트하기 위해서는 tester에서 오는 모든 전기적 신호를
디바이스에 전달하기 위해 중간 매체가 필요한데, 이 기능을 수행하는 것,
테스터별로 모양 및 크기가 서로 상이하고, 필요에 따라서는 이들 보드상에
저항, capacitor, relay, IC등과 같은 각종 component들이 부착하기도 함.
Probe card
Contact
PROBE TIP
Load board
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Hardware & Software
 소켓(Socket) :테스터로부터 발생된 전기적 신호가 로드보드를 통해 소켓핀으로
전달되고, 곧 디바이스의 각 핀으로 전해져서 테스트를 수행하는
역할을 하는 것으로 Spring, Pogo Pin Type 이 있음.
*스프링 핀(Spring PIN)
소켓 타입
*포고 핀(POGO PIN)
포고 핀 타입
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Hardware & Software
 컨버젼 키트(Conversion Kit) : 핸들러는 특정한 크기의 특정한 패키지 뿐만
아니라 여러 가지 패키지의 테스트를 할 수있게 하기위해 테스트하고자 하는
패키지의 크기나 리드에 맞게 핸들러상의 일부 부품을 교환해 주는데,
이때의 이 부품을 컨버젼 키트라 함.
 Kit 구성 : In/Out Buffer, Work Pressure, Blade, Socket Plate, Contactor
ETC...
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Tester & Handler
Docking
TESTER 본체
INTERFACE
(RS-232/GPIB/PHIF)
TEST HEAD
HANDLER
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Tester & Handler
Docking
HANDLER 기능
도
TEST START
EOT(END OF TEST)
BIN SIGNAL
Bin Sort
OUTPUT
HOT OR COLD TEMP REJECT
GOOD
TESTER
LOADBOARD
(Testing)
TEST HEAD
INPUT
테스터
TEST SOCKET
핸들러
Bin : 검사한 결과에 따라 양품과 불량 또는 동작속도를 나누는 기준.
예) Bin 1-양품, Bin 13-기능불량, Bin 15-Parameter 불량 등.
20
Device Contact
WORK PRESSURE
BLADE
DUT
TEST SOCKET
SOCKET SPRING PIN
SOCKET RECEPTACLE
LOADBOARD
POGO PIN
TEST HEAD
PE CARD
* DUT
: Device Under Test ( UUT : Unit Under Test)
* PE CARD :Pin Electronics Card의 약자
디바이스의 Input Driving/Output Compare/DC Measure 또는 기타 디바이스의
In/Out에 관련되는 Data제공 및 분석을 해주는 부분으로 보통 Tester Head에
장착되는 System Board를 지칭함.
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Burn-In Process
번인 공정 :제품의 수명 및 신뢰성과 관련하여 일정시간 동안 고온, 고압,
주파수 등을 인가하여 제품을 동작시켜 조기불량을 선별하는 공정
ex)BLUE-M, ADEC,AEHR…etc.
ADEC
B/I
BOARD
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Test Process Flow
 Test Process Flow 란 ?
- TEST 공정 및 공정에 관련된 사항을 정의 (테스
터, 온도, 샘풀 수량..)
- CUSTOMER 요구사항을 정의
- SPEC 관련문건 기재
- PROCESS FLOW 를 근거로 TEST 공정별 진행
을 관리 / 점검
TOTAL COST 산출
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Test Process Flow(EX)
ATK ASS'Y
OTHERS
INCOMING
-. LEAD INSPECTION
-. M/K VISIBILITY
-. Q'TY
Scheduling by lot
TEST-Queue
100% ELECTRICAL TEST
-. ROOM & HOT TEMP
BURN-IN
FAIL
QA ELECTRICAL GATE
-. 125 SAMPLES @ ROOM TEMP
PASS
Bin Store(Test-Stock)
Scheduling by Bin
( New Lot# / Combine & split by Bin)
Optional step
Bin report to customer
Customer release orders as needed
MARKING
VISUAL INSPECTION , 100%
LEAD INSPECTION , 100%
QA V/M INSPECTION
FAIL
PASS
TAPE & REEL
BAKE (6HRS @ 125'C)
DRY PACKING
PACKING
PACKING MONITORING
SHIP
DROPSHIP CENTER
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Electrical Test(E/L)
 Device/PGM/Machine Terms Definition
 DC Test
- OPENS/SHORTS
- Defected Samples(F/A)
- IDD
- IIL/IIH
- VOL/IOL
- VOH/IOH
- VIL/VIH
 AC Test
 Functional Test
 Test Flow Diagram
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Device/PGM에 관련된
Parameter 정의
•
•
•
•
•
•
•
•
Pin Electronics Card :: Device Input Driving / Output Compare / DC
Measure 또는 기타 IN/OUT 에
관련되는 Data 제공 및 분석을 해주는 1 차적인
Interface 역할 을 하는 부분으로
보통 Test Head 에 장착되는 System board
( Called “ I/O Cards”).
Dynamic Loads :: P.E card의 일부분으로,회로에 Load를 걸어 주기 위
해,Positive/Negative 전
흘려 줄수 있도록 프로그램이 가능한 회로.
Drivers :: P.E card의 일부분으로,로직 0/1을 공급해주는 회로(VIL/VIH).
Signal Format :: P.E card의 Driver회로에서 공급하는 Input signal 파형
(RZ/RO/NRZ/DNRZ/SBC..).
Comparator :: P.E card의 일부분으로,DUT로부터 공급되는 Logic 0/1을
Sensing 하는 회로.
Test Pattern / Vector :: Device In/Out 에 대한 Truth Table 의 집합.
Positive Current(Sink) :: 전류의 흐름의 방향이 Tester에서 DUT쪽으로 흐르는
전류.
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Negative Current(Source) :: 전류의 흐름의 방향이 DUT 에서 Tester쪽으로 흐
Device/PGM에 관련된
Parameter 정의
•
•
•
•
•
•
•
•
•
•
•
•
•
•
THREE STATE ( TRI - STATE ) OUTPUT :: LOW - TRI STATE(HIGH IMPEDANCE)
- HIGH
PIN NAME :: DEVICE PIN 에 이름을 지정하여 그 이름을 가지고 PROGRAM 에 사용,
DATABOOK 에도 같이 사용.
PIN GROUP :: 몇 개의 PIN 들을 묶어서 하나의 이름을 주고 이를 나중에 사용/
PROGRAM 에서 GROUP 별로
CONTROL 하기가 용이.
POWER PINS :: VDD / VCC VSS / GND.
VCC :: SUPPLY VOLTAGE FOR TTL .
ICC :: CURRENT CONSUMED BY TTL.
VDD :: SUPPLY VOLTAGE FOR MOS.
IDD :: CURRENT CONSUMED BY MOS.
VIH :: VOLTAGE IN HIGH  GUARANTEED VOLTAGE HIGH INPUT/ DEVICE 가
HIGH INPUT 으로 인식.
VIL :: VOLTAGE IN LOW  GUARANTEED VOLTAGE LOW INPUT/ DEVICE 가
LOW INPUT 으로 인식.
IIH ::INPUT LEAKAGE HIGH  HIGH VOLTAGE 가 입력될때의 CURRENT.
IIL :: INPUT LEAKAGE LOW  LOW VOLTAGE 가 입력될때의 CURRENT.
VOH :: VOLTAGE OUT HIGH  HIGH VOLTAGE 가 나올 때의 DATA OUT VOLTAGE.
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VOL :: VOLTAGE OUT LOW  LOW VOLTAGE 가 나올 때의 DATA OUT VOLTAGE.
Test Flow Diagram
Bin 10
START
Fail
Pass
Bin 9
Fail
Bin 8
Continuity
Opens/Shorts
Gross IDD
VDDmax
Pass
Fail
Gross Functional
VDDmin/VDDmax
Pass
Fail
Functional VIL/VIH
VDDmin/VDDmax
Pass
Bin 7
Fail
Functional VOL/VOH
VDDmin/VDDmax
Bin 4
Dynamic IDD
VDDmax
Pass
Static IDD
VDDmax
Pass
Input Leakage
VDDmax
Fail
Fail
Bin 5
Fail
Pass
IOZ High Impedence
Leakage,VDDmax
Bin 6
Pass : Bin 1
Good Device
SHIP iT!
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Opens/Shorts(Continuity)
목적
 테스트 셋업 체크
- 디바이스의 CONTACT 이 확실하게 되었는가 ?
 어셈블리 프로세서 체크
- Signal Pin 이 다른 Pin 과 Short 인가 ?
- Signal Pin 이 Ground 또는 Power Pin 과
Short 인가 ?
- Signal Pin 이 제대로 Wire Bonding 이 잘 되
어있는가 ?
- Pin To Pin Short 에 의한 System 의 Damage 방
지
* Bad Device 는 될 수 있는 한 빨리 불량으로 구분 시키고
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Opens/Shorts(Continuity)
Wire Bonding 이 잘못된경우
Wire Bonding 에 이상없을 경우
정상
정상
SHORT ( FAB defect)
정상
OPEN
OPEN ( Stitch Lift )
SHORT ( Lead 가 불량 )
SHORT
Device PKG
Device PKG
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Opens/Shorts (P.M.U)
PMU
+100 uA VOLTAGE
Force
CURRENT
Measure
VOLAGE
0.650 V
CURRENT
PMU Test
Limits
VDD=0V
Force
+100 uA
GT
+1.5V
DUT
Signal
Pin
GT
+0.2V
FAIL
OPEN
PASS
FAIL
SHORTED
Sense
VSS=0V
•Ground all pins ( including VDD).
•Using PMU,Force +100uA, one pin at a time.
•Measure resultant voltage.
•Fail test(open) if voltage measured is greater than +1.5V
•Fails test(shorted) if voltage measured is less than +0.2V.
31
Opens/Shorts(P.E Cards)
PMU Test
Limits
OPENS/SHORTS 의 FUNCTIONAL TEST
PIN ELECTRONICS CARD
VIH
PATTERN
VECTOR DATA
VIL
SOURCE (+100uA)
GT
+1.5V
VDD = 0V
GT
+0.2V
FAIL
OPEN
PASS
FAIL
SHORTED
VREF 2.5V
SINK ( - 100uA)
HI COMPARATOR
VOH ( 1.5V)
VSS = 0V
LO COMPARATOR
VOL ( 0.2V)
•Ground all pins (including VDD) .
•Program dynamic loads to +100/-100uA at 2.5V .
•Set VOL/VOH Tristate Mode
•Run functional pattern (float one pin at a time) .
•Test for diode voltage .
•Fails if VOH is greater than 1.5V( open).
•Fails if VOL is less than 0.2V( shorted) .
32
Opens/Shorts (F/A)
* F/A: Failure Analysis
33
OPENS(F/A)
Ball Lift
Stitch Lift
Wire Broken
Missing Wire
34
SHORTS (F/A)
Smashed Ball Bonding
Wire To Wire Shorts
PCB Metal Shorts
L/F Paddle To Wire Shorts
35
ESD/EOS (F/A)
ESD : Electro Static Discharge that is a high current event to destroy or
damage the semiconductor components causing electrical damage.
EOS :Electrical Over Stress
Poly Gate Rupture By ESD
Electrical OverStress(EOS)
Pin Holes Due To ESD
Gate Oxide Rupture Due to ESD
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IDD Test
• Gross IDD Current
:To detect high power supply currents on initial
power-up( protect H/D ware)
• Static IDD Current
: To detect power supply currents In Lowest Current
consumption mode
VDD
• Dynamic IDD Current
Force
VOLTAGE
+5.25V
:To detect power supply currents when the device is
IDD CURRENT
Force
CURRENT
active
Measure
+7.8mA
VOLAGE
CURRENT
GND
Sense
PMU
37
Leakage Test(IIL)
All INPINS’ DRIVE 1 (HIGH) VDD MAX
PIN ELECTRONICS CARD
VIH
PATTERN
VECTOR
VIL
DATA SINK
VREF 2.5V
PMU
SOURCE
HI COMPARATOR
LO COMPARATOR
VOH ( 1.5V)
FORCE V = 0
VOL ( 0.2V)
VSS = 0V
MEASURE I
LT
- 10.00 uA
•Apply VDDmax
•Precondition all inputs to logic 1 with pin drivers.
•Using PMU, force individual pins to VSS.
•Wait 1 to 5 msec (Set PMU delay).
•Measure resultant current.
•Fails IIL if measured current is less than -10uA .
PASS
FAIL IIL
38
Leakage Test(IIH)
All INPUTS DRIVE 0 ( LOW VDD
)
MAX = 5V
PIN ELECTRONICS CARD
VIH
PATTERN
VECTOR VIL
DATA SINK
VREF 2.5V
PMU
SOURCE
HI COMPARATOR
LO COMPARATOR
VOH ( 1.5V)
VOL ( 0.2V)
FORCE V =
5V
VSS = 0V
MEASURE I
GT
+ 10.00 uA
•Apply VDDmax.
•Precondition all inputs to logic 0 with pin drivers.
•Using PMU, force individual pins to VDDmax.
•Wait 1 to 5 msec (Set PMU delay ).
•Measure resultant current.
•Fails IIH if measured current is greater than +10.0 uA.
FAIL IIH
PASS
39
Leakage Test
• SKIPPED LAYER 에 의한 LEAKAGE FAIL 의 예
40
VOL/IOL Test(PMU)
DRIVE 0/1 (PATTERN)
OR COMPARE OUTPUT
VDD Min
PIN ELECTRONICS CARD
VIH
PATTERN
VECTOR
VIL
DATA
SINK (1.6mA)
VREF 2.0V
SOURCE ( - 400uA)
PMU
VOH ( 1.5V)
HI COMPARATOR
LO COMPARATOR
FORCE I = IOL
VOL ( 0.2V)
VSS = 0V
MEASURE V
•Apply VDDmin.
•Precondition output to logivc 0 (output low)
•Using PMU, force IOL current per specification.
•Wait 1 to 5 msec (Set PMU delay ).
•Measure resultant voltage
•Fails VOL if measured voltage is greater than +0.4V.
GT
+ 0.4V
FAIL VOL
PASS
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VOL/VOH Test(PE cards)
DRIVE 0/1 (PATTERN)
PIN ELECTRONICS CARD
VDD Min
VIH
PATTERN
VECTOR
VIL
DATA SINK (+1.6mA)
VREF 2.5V
SOURCE ( - 400uA)
PMU
VOH ( 1.5V)
HI COMPARATOR
LO COMPARATOR
VOL ( 0.2V)
FORCE I =
IOH/IOL
VSS = 0V
MEASURE V
•Apply VDDmin
•Set Programmable Loads to IOL/IOH spec for each output.
•Set Input levels(VIL/VIH )
•Set Comparator Levels to VOL/VOH spec for each output.
•Execute Functional Test Pattern which tests all outputs for
logic 0 and logic 1 levels.
GT
+1.5V
LT
+0.2V
PASS
HIGH
FAIL
PASS
LOW
42
VIL/VIH Test(PE cards)
INPUT DRIVE 0/1 (PATTERN)
VIL ( MAX ) / VIH (MIN ) APPLY
PIN ELECTRONICS CARD
VDD MAX
VIH
PATTERN
VECTOR
VIL
DATA
SOURCE
VREF 2.5V
SINK
VOH ( 1.5V)
OUTPUT COMPARE L/H
(PATTERN)
HI COMPARATOR
LO COMPARATOR
VOL ( 0.2V)
•Apply VDDmax.
VOH
•Apply input levels as defined in specification(VIL/VIH)
Spec
•Relax all other parameters and execute functional test pattern
•Monitor output signals during test.
VOL
•Set all comparators levels to VOL/VOH with relaxed.
Spec
•Fails test if any output level is different from expected.
•Repeat test at VDDmin.
VSS = 0V
PASS Logic
ONE
FAIL
PASS
LOGIC ZERO
43
Functional Test
 PROCEDURE
 Define VDD Level.
Define Input/Output Levels(VIL/VIH/VOL/VOH).
Define Output Current Loading(IOL/IOH).
Define Test Cycle Time.
Define Input Timings and Formats For All Input Pins.
Define Output Strobe Timings For All Output Pins.
Define Start and Stop Locations For Vector Memory.
Execute The Test.
44
Functional Test
 FUNCTIONAL TEST: 디바이스가 의도된 로직 기능에 맞게 작동하는지
검증하는 테스트.(Pattern or Vector 사용)
*Test Pattern ( Pattern Vector) : Device In/Out 에 대한 Truth Table 의 집합
1
1
2
3
5
6
PS1
2
13
13
3
12
12
4
11
11
5
10
10
6
9
9
8
8
7
GND
Turth Table
Channel #
Pattern
4
14
VCC
1
0
0
1
1
2
0
1
0
1
3
H
H
H
L
4
0
0
1
1
5
0
1
0
1
6
H
H
H
L
8
H
H
H
L
9
0
1
0
1
10 11 12 13
0 H 0 0
0 H 1 0
1 H 0 1
1 L 1 1
NAND Gate Device
45
Functional Test Diagram
Vector Data
Input and Output
Timing and Formatting
Controls
Pin Electronics
(PE) Cards
Formatted
Input Data
Input States
(1110010100)
I/O Control
(Driver On/Off)
Input Timing,
Formats
and I/O Control
Driver
VIH
VIL
I/O Control
I/O Switch
Input Timing
and Format Data
Time Set Select
(TS1, TS2, TS3)
Time Set
Control
Output strobe
Timing Data
High Trip
Output States
(LLHLHHLHLL)
Output Masking
Output Control
and Strobe
Timing
IOL
VREF
IOH
Current Load
VOH
Strobe
Comparator
VOL
(LHXXHXXLXH)
Low Trip
Functional Test
Results
PASS/FAIL
Receiver
46
AC Test
 AC TEST: Timing관련 항목을 테스트.
Ex)Set-up/Hold time ,/Propagation Delay,Output Enable/Disable time
47
BACKEND
MARKING
Visual/Mechanical (V/M)
SCAN
BAKE
Tape & Reel (TnR)
Bagging,Packing & Labeling
48
MARKING
 마킹 공정 : 사용자가 용이하게 식별할 수 있도록 제품의 이름 /회사의 표식
등을 새기는 공정.(제조 국가명,제조회사명,Work Week ,Etc)
마킹 종류: LASER Marking /Ink Marking
장비 종류 : Markem 1476(PLCC용)/ Markem1471(Tray Type 용) …etc.
MARKEM U1471
MARKEM KOSES
49
Visual Mechanical (V/M)
 V/M 공정 : 마킹/리드 상태,PKG 표면 상태.Lot Mixing 등을 작업자가
육안으로 확인하여 불량품을 골라내거나, Rework하는 공정
자재 육안 검사
50
SCAN
 스켄 공정 :각종 패키지의 Lead 상태를 검사하는 장비로,리드의 Cop, Span
Bent lead ,X Y True Position,Burr,등을 검사하여 불량품을 구별.
 장비 종류 : RVSI series ,LS-14000 TI-4000 , MV-881..,etc.
RVSI 7000
LS 14000
51
BAKE
 베이크 공정 :열을 이용하여 ,PKG의 습기를 제거할 목적으로 125±5℃의
Oven에서 2 hrs~12hrs동안 디바이스를 굽는 것.
 장비 종류 : 한서 오븐
한서 오븐
52
Tape & Reel(TnR)
TnR 공정 : 테스트의 모든 공정이 끝난 자재를 Tray나 Tube 대신 Lock
Reel에 Packing 하는 한가지 방법으로서,우선 Carrier Tape
Pocket 안에 자재를 넣은 후 ,Carrier Tape로 덮고 ,Lok
Reel로 감싸는 공정 .
장비 종류 :ST 60,SV 520 ,etc.
ST 60
SV 520
53
Banding & Bagging
벤딩 공정 : 베이크 공정을 거친 디바이스를 커스토머가 원하는 수량으로
나눈 후,Tray 위에 HIC와 Desiccant를 넣고,Poly Propylene
Strap(끈)으로 동이는 공정.
Bagging 공정 : Banding된 device tray stack을, Moisture Barrier Bag에
넣고 공기를 빼낸 후 Sealing 하는 공정.
장비 종류 :LEEPACK MK-22,
Strapping Machine
LEEPACK MK-22
54
Labeling & Packing
라벨링 공정 : Bagging 과 Packing하는 제품의 필요한 정보를 표시한 라벨을
팩킹 공정
Moisture Barrier Bag(MBB)와 Outer Box에 붙이는 공정.
: Bagging과 Labeling이 끝난 제품을 스펙에 맞는 Inner box
또는 Outer box에 넣고 포장하는 공정.
장비 종류 :INTERMAC,ZEBRA,etc.
ZEBRA
팩킹된 디바이스
55
Job Responsibility
- 엔지니어(Engineer)
 품질과 신뢰도 목표에 대한 달성 및 향상.
 완전한 생산 스펙의 개발.
 고객의 요구에 대한 해석 및 커뮤니케이션.
 기술적 문제의 번역 및 커뮤니케이션.
 원가 절감, 수율 향상 및 공정 단순화와 관련된 모든 생산기술 지원.
 공정 스펙의 검토 및 개발.
 고질적인 생산의 품질 문제 해결에 대한 책임.
 새로운 장비, 공정, 원자재에 대한 실험 및 개발.
 SWR,WI등 작업에 필요한 서류 제작 ,배포 및 교육.
56