Transcript 16장

Chapter 16. Phase-Locked Loops
2015년 10월 26일
1
16.1 Introduction
• 엄청난 융통성 때문에 PLL은 현재 통신시스템에
광범위하게 사용되고 있음
– 예: 주파수가 programmable하고 입력 주파수의 분수 배
인 출력 신호를 발생시키는 데 사용
– 이러한 주파수 합성기는 superheterodyne 수신기에서
local oscillator로 사용가능
– 또한 주파수 변복조 수행 가능하며, 반송파가 억제된
입력신로로 부터 반송파를 재생하는데도 사용
– 이러한 융통성은 순수한 디지털 시스템에도 사용: skew
보상, clock recovery 및 clock 신호의 생성
2
16.2 PLL의 Short history
• PLL은 최초로 1932년 H. de Bellescize가 제안
– 당시 AM 복조의 대안으로 제안했으며 IF가 0인
Superheterodyne 수신기의 degenerate case에 사용
– Image가 없고 모든 하향변환은 audio 주파수에서 수행
• Homodyne 또는 direct-conversion 수신기는 LO가
입력신호 주파수와 같음을 요구
– LO는 입력 반송파와 동위상: 최대 출력을 위하여
– 위상관계가 조절되지 않으면 이득이 0이 될 수 있고, 크
게 변동 가능
– De Bellescize는 LO의 위상이 반송파에 Lock되도록 하
여 이 문제를 해결함
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• 여러가지 이유로, homodyne 수신기는
superheterodyne 수신기를 대체하지 못했음
– 그러나 완화된 Filter 요구사항이 집적화를 개선하여 최
근 부활함
• PLL-like 회로가 30년동안 TV에서 사용됨
– 2 개의 톱니파 생성기는 수직 및 수평 편향 (“sweep”) 신
호를 제공
– Studio에서 수신기가 이 sweep 신호에 동기화하려면
timing pulse가 audio 및 video 신호와 함께 전송
• 구버전의 TV와 동기를 맞추기 위해선, TV의
sweep 발진기가 실제 전송된 sweep 비율보다 낮은
주파수에서 free-run
4
– Injection locking 기술에서는 timing pulse가 톱니파 발진
기 미리 끝나면서 동기화에 영향을 미침
– 수신신호가 상대적으로 적은 잡음을 가지면 동기화는
잘됨
– 그러나 SN비가 악화되면서 timing pulse가 사라지거나
잠음이 timing pulse로 오인받으면 동기화는 어려움
– 이러한 회로가 표준이었던 시절에는, 모든 TV가 수직
수평 hold control이 있어서 소비자가 free-running 주파
수를 조절하게하여 lock 달성
– 부정확한 조정은 수직 rolling 또는 수평 “tearing” 발생
– 현대의 TV는 S/N비가 손상되어도 동기 정보를 대강 추
출하기 위한 PLL을 사용함
– 그 결과 수직 및 수평 hold 조정은 거의 사라짐
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• 다음 PLL-like 회로 또한 TV에 있음
– 1940년 대 후반 ~ 1950년대 초반에 Color TV가 나타났
을 때, FCC는 흑백TV와의 호환성 요구 부과하고 Color
TV는 추가적인 대역폭을 요구하지 말 것을 규정
– 이것은 약간 무모했음
– Color TV 신호를 흑백신호 대역에 넣는게 불가능해 보
였음
– 획기적인 발견은 30Hz frame rate가 30Hz peak의
comblike임
– 추가 대역없이 이 peak 사이에 넣으면 됨
– 이를 위하여 추가 color 정보는 3.58MHz의 sub-carrier로
변조됨
–
6
– Sub-carrier 주파수는 조심스럽게 선택하고 채도 신호의
sideband를 정확하게 흑백신호의 중심 peak에 위치
– 결합된 흑백 및 채도 신호는 최종 반송파를 변조 
NTSC (National Television Systems Committee)
• Color 정보는 벡터로 부호화되는데 위상은 색상을
결정하고 크기는 color의 크기는 결정
– 수신기는 0º 위상차이를 보존하기 위하여 정확하게
subcarrier를 추출하거나 재생해야함
– 그렇지 않으면 재생된 color는 전송된 것과 맞지 않음
• 이러한 phase locking을 가능하게 하기 위하여
video 신호는 CRT의 전자빔의 재투사 동안 전송된
3.58 MHz의 기준발진의 많은 주기 “burst”를 포함
7
– Burst 신호는 연속적인 3.58Mhz의 subcarrier를 재생하
기 위한 수신기 회로에 인가됨
– Burst는 연속적으로 인가되지 않으므로 수신기의 발진
기는 선위로 스캔동안 free-run해야
– 색변동을 막기 위하여 이 재생된 subcarrier의 위상은
drift하면 안됨
• 유럽은 비슷한 채도 구조를 선택, 그러나 매 선마
다 기준 극성을 바꾸어서 위상 변동이 생김
– 두개의 연속적인 선에서는 평균 위상 변동은 0  PAL
(Phase Alternating Line) 시스템
• 다른 PLL-like 회로는 stereo FM radio에 있음
– Backward 호환성을 위해서 stereo 정보는 38 kHz
subcarrier에서 부호화
8
– 모노 신호를 좌우 채널 (15 kHz 대역폭)의 합으로 처리
하여 stereo 방송은 subcarrier를 좌우 채널의 차이로 변
조하여 가능해짐
– L-R 차이 신호는 DSB-SC (Double-Sideband, Suppressed
Carrier)신호로 부호화
– 수신기는 38 kHz subcarrier를 재생하고 L+R 과 L-R을
통하여 각각 좌우 신호를 복구함
– 수신기 설계를 단순화하기 위하여 전송 신호는 lowamplitude pilot를 정확히 subcarrier의 반으로 하고 수신
기에서 2배 한 후 L-R 신호를 복조하는 데 사용
– PLL은 pilot 없이도 이러한 주파수체배를 쉽게 함
9
• Early PLL은 주로 injection locked 였음
– 위성통신 및 과학장치외에는 “pure” PLL이 1970년대까
지는 크게 안쓰였음, 그 이후로 IC 기술이 진화하여
stereo FM 복조에 true PLL을 공급
– 그 이후로, PLL은 흔하게 되었음
• 전술한대로, phase locking은 다양한 응용을 가능
하게 함
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Injection Locking
• Injection locking은 오래된 역사이지만, 무의미하
지는 않다
– Injection-locked 시스템은 완전한 PLL과 같은 이익을 주
지만 저전력에 복잡도가 작음
• Injection locking의 필수적인 구조는 비선형 요소
와 mode selector (filter)이며 모두 feedback loop에
있음
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– 비선형성과 mode selector 특성의 적당한 선택은 증폭기
, free-running 발진기, 주파수 체배기/분주기 또는 동기
된 (injection-locked) 발진기를 설명할 수 있다.
– 이러한 융통성이 injection locking의 장수 비결
• 입력없이 시스템이 발진한다고 가정
– 입력이 공급된 후 발진을 계속해야 한다면, loop는 계속
해서 Barkhausen 발진기준을 만족해야함
• Mode selection filter는 비선형 출력에서 동작하고
단지 원하는 하나를 선택함
– 주어진 입력과 함께 비선형적으로 동작하고 loop을
closing함
– Barkhausen 기준에 대하여 잘 조화된 해가 존재할때 동
기화가 일어남
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• 주파수 분주기로 동작하는 ILO 설계가 목표라면
– 특별히 2로 나누는 분주기 가정
– Second (super) harmonic ILO를 설계
– 출력 주파수가 fout이면, mode filter는 이 주파수에 동조
되어야
– 입력 주파수가 fout이고 fin = 2fout일 때, fout의 spectral 성분
을 만드는 비선형소자 필요
– 즉, 차이 주파수 성분을 만드는 비선형성이 필요
– 2차 비선형성을 만드는 회로에 입력신호를 동기화할
수 있도록 주입하면 injection locking이 가능함
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– M1과 M2: free-running
발진기의 core
– 동기화 입력신호는 Vx
를 통하여 주입
– M1의 Vgs는 동기화전압
과 발진기전압의 합
– 2차 비선형성이 분주기
로 작동
– 500μW 소모: FF 기반 분
주기보다 작은 소모: 공
진기 사용으로 에너지
가 재사용됨
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• 다른 중요한 특성: injection locking은 단순히 주파
수동기화만 하는 것이 아니라 실제로 phase
locking을 수행
– 동기 신호가 free-running 발진기보다 낮은 위상잡음을
가지고 있으면, locked 발진기의 출력에 이 quality를 전
달할 수 있음
– 동기신호는 HP83732B
신호 발생기로부터,
잡음이 6dB 높음
2:1주파수 분주때문
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16.3 Linearized PLL models
• Phase detector와 VCO로 이루어진 기본적인 모델
• Phase detector의 출력이 위상차이를 줄이는 방향
으로 VCO 주파수를 구동하는 게 원리
– Negative feedback system
– Loop가 일단 lock이 되면, 입력과 VCO출력신호의 위상
은 고정된 위상관계를 가진다
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• Phase detector와 VCO가 매우 비선형적이지만,
locked loop를 해석할 때는 선형적이라 가정
• 다음의 선형화된 PLL model로 시작
– 입력과 출력의 위상관계에만 관심 있으므로, 입출력 변
수는 위상
– 입출력 전압은 위상에 비례함
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• VCO에서는 위상이 주파수의 적분이며 주파수는
제어전압에 비례
– VCO gain 상수 K0: rad/sec*volt이며 단순히 제어전압의
변화에 의한 출력주파수의 변화를 반영
– 출력이 유한하므로 VCO는 실제 적분기
– 더 오래 기다릴수록 더 많은 위상을 축적
• 위상검출기는 입력과 출력 위상 사이의 위상오차
ϕe를 만드는 단순한 감산기
– Gain scaling factor와 추가 filtering을 수용하기 위하여
전달함수 H(s)를 포함
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16.3.1 1차 PLL
• 가장 단순한 PLL은 H(s)가 scalar gain임 (KD)
– Loop transmission이 한 pole을 가지고 있으므로 1차 PLL
– 큰 위상 margin을 쉽게 얻을 수 있음
• 이러한 장점을 상쇄시키는 것이 중요한 단점: 대
역폭과 정상상태 위상오차가 강력히 couple됨
– 정상상태위상오차가 0이길 원하므로 대역폭에 독립적
인 1차 loop가 가끔 이용됨
• 1차 loop의 한계를 평가
– 입출력 위상 전달함수
out ( s )
KO K D

in ( s ) s  KO K D
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– Closed-loop 대역폭: ωh = KOKD
• 대역폭과 위상오차가 연결됨을 증명
e ( s )
s

in ( s ) s  KO K D
– 입력신호가 정주파수 ωi라면 위상은 ωi rad/sec로 선형적
으로 ramp증가
in ( s ) 
i
s
2
 e ( s ) 
i
s ( s  KO K D )
– 정주파수의 정상상태 오차
i
i
lim se ( s ) 

s 0
KO K D h
20
– 정상상태 위상오차 = 입력주파수/대역폭: loop 대역폭
이 입력주파수와 같을 때, 1-rad 위상 오차
– 작은 정상상태 위상오차는 큰 loop 대역폭을 필요: 2 변
수는 강하게 연결되어 있음
• 직관적인 이해
– VCO를 정확한 주파수로 구동하기 위하여서는 nonzero
전압이 필요
– 제어전압은 위상검출기의 출력으로부터 나오므로
nonzero 위상오차가 있어야 함
– 작은 위상오차로 주어진 제어전압을 만들기 위해선 제
어전압과 위상검출기출력사이의 이득이 증가해야 함
– 이득의 증가는 loop transmission을 모든 주파수에서 끌
어올리므로 대역폭 증가는 위상 오차를 감소
21
• 0 위상오차를 위하여 위상검출기 0출력에서 임의
의 VCO 제어전압을 만드는 요소 필요: ∞ 이득
– 대역폭으로부터 정상상태오차를 decouple하기 위하여
이 요소는 DC에서 ∞ 이득이면 됨
– 적분기가 이 특성 보유 2차 loop
22
16.3.2 2차 PLL
• 적분기에 의한 -90º 위상천이는 loop 안정화 zero가
보정해야 함
– Zero는 허용 phase margin을 얻기 위하여 crossover 주파
수 한참 아래에 위치
• KD: V/sec
– 추가 적분때문에, loop 대역폭은 정상상태 위상오차에
독립적으로 조정가능: 그림 16.7
23
– 이 loop의 안정도는 root-locus로 고찰
24
– Loop transmission 크기가 커질수록 (KDKO), crossover 주
파수의 증가가 더 많은 zero의 (+) 위상천이를 허용하므
로 loop는 점점 better damped됨
• 아주 큰 loop transmission으로는 하나의 closedloop pole이 거의 zero 주파수로 끝나고, 다른 pole
은 무한히 큰 주파수로 향함
– 이 PLL에서 loop 안정화 zero는 forward 경로로 부터 나
오고 이 zero는 closed-loop 전달함수에서도 나타남
• 위상전달함수
out ( s )
 zs  1
 2
in ( s ) ( s / K D KO )   z s  1
n  K D KO

n z
2

 z K D KO
2
25
– Loop의 crossover 주파수는 (ωz 보다 아주 크면)
1/ 2
 4




1 
c   n 2  n2  n   1 
 2z

4  z 


4
n2

z
• Crossover 주파수는 항상 ωn보다 큼
– 주어진 ωn 에서는 Zero의 시정수를 증가시키면 damping
을 개선함
– 2차 loop의 대역폭과 안정도는 정상상태 위상오차를 0
으로 유지하면서 조정가능
26
Jitter peaking in 2nd order PLL
• Root locus로부터, zero는 큰 damping ratio에서
closed-loop pole의 바로 옆에 위치
– Zero 효과가 pole에 의하여 상쇄될 때까지 closed-loop
주파수 응답은 초기에 1을 초과
• Zero와 2nd pole 사이에 1보다 큰 크기
27
– 이 peaking의 의미: 어떤 주파수 대역에서 변조가 있으
면, 출력 변조는 입력의 이탈을 초과하는 위상 이탈이
생김
– Zero가 forward path에서 생기는 한, 이러한 peaking은
loop의 고유한 특성
– 이 peaking을 최소한으로 유지하려면, 1st pole을 최대한
zero에 가깝게 해야 함
– 이러한 jitter peaking이 feedback path에 loop zero를 공급
하는 전압-제어 지연 요소를 사용하여 제거할 수 있지
만, RF 응용에서는 아주 큰 damping ratio를 선택하는 것
이 맞음
28
16.4 Some Noise Properties of PLLs
16.4.1 Rejection of VCO Disturbance
• 입력에 대한 응답외에도 잡음에 대한 응답도 중요
• 잡음을 VCO의 제어 port에서 additive로 고려
– 잡음에 대한 위상 오차 전달함수

sKO

 2
VN s  s z K D KO  K D KO
29
• Unit step function 잡음입력  위상오차는
 
i
n  2  1
e nt sinh(n  2  1t )
– 여기서 Δωi는 step-function VN에 대한 초기 주파수 오차
– Closed-loop pole의 Damping 비: ζ = ωnτz/2
– 자연 진동수 n  K D KO
• 최대 위상 오차는 다음의 직관적인 식으로 표현
 ,max 
tmax 
i

n  2  1
1
n  2  1
e
tanh 1

 2 1
tanh
1
 2 1

 2 1

sinh(tanh 1
 2 1
)

30
– High damping의 경우 (ωc: crossover 주파수)
 ,max 
i
c
, tmax 
2 ln 2
c
• 최대 위상오차는 대략 초기 VCO 주파수 대 loop
crossover 주파수의 비
– 위상은 주파수의 적분이므로 주파수로부터의 이탈은
위상오차의 적분을 야기하고, 이 위상오차의 축적은
loop 대역폭의 역수 시간 동안 지속
• 이 변동 위상오차는 jitter 또는 위상잡음이라 불림
– 전원전압으로 인한 지터 또는 위상잡음을 최소화하기
위하여서는 loop 대역폭 최대화 및 VCO 주파수의 초기
이동의 최소화가 필요
31
– 불행히도, 모든 실제 feedback system은 결국 기생성분
등으로 인한 위상 margin의 악화 때문에 임의의 큰 loop
대역폭은 불가능
– 추가로, 많은 PLL은 sampled-data system (위상 오차 측
정이 이산 간격으로 수행)이며 이는 crossover 주파수에
대한 더 많은 한계를 부과
– 이러한 특성은 부품 오차와 온도 및 전원전압으로 인한
변동을 흡수하면서 loop 대역폭의 사용을 강제하는데
loop 대역폭은 가장 최악의 phase margin을 보장하기 위
하여 clock 주파수의 작은 fraction (<10%)으로 함
• 전원전압의 step disturbance에서, ωcarrier의 2%가
Δωi라 가정, loop의 crossover 주파수 ωc가 또한
ωcarrier의 2%라 가정
32
– 이 경우에는, 최대 위상 오차가 1 rad = 630 ps (250 MHz
입력)
– 이 jitter의 크기 (>15%)는 허용 불가
• IC 통신시스템 관점에서는, 외부 및 내부 잡음원
에 대한 PLL의 민감도는 PLL 출력의 순도에 대한
타협없이 디지털 회로와 융합하기가 어려움
– 이러한 잡음 민감도의 최소화는 RF회로와 digital회로
의 집적화를 위한 중대한 도전
33
16.4.2 Rejection of Noise on Input
• PLL의 대역폭을 최대화하는 것은 VCO주파수를
변동시키는 교란의 영향을 최소화하는 데 도움
– 시스템을 더 빠르게 만들면 오차로부터 더 빨리 회복
– 그러나, 안정도 문제 외에 대역폭 최대화에 대한 단점
이 있음
– Loop 대역폭이 증가하면, loop가 입력을 따라가기 쉬움
– 입력에 잡음이 없으면 전체적인 개선이 있음
– 그러나 입력신호가 PLL의 VCO보다 잡음이 많으면, 큰
대역폭 loop는 출력에서 입력 잡음을 재생
– 입력 잡음에 대한 민감도(협대역이 유리)와 VCO주파
수를 교란하는 잡음(광대역이 유리)사이의 tradeoff가
존재
34
• 일반적으로 Tuned 발진기 (LC 또는 crystal 기반)가
Relaxation 발진기 (Ring 또는 RC 위상천이 발진기
) 보다 잡음이 적음
– VCO가 relaxation 발진기 기반인 경우 PLL에 대한 기준
입력을 tuned 발진기로부터 받으면, 큰 대역폭이 유리
– 대신, 상황이 바뀌어 relaxation 발진기가 crystal 기반
PLL에 기준주파수를 제공하면 작은 대역폭이 유리
35
16.5 Phase Detectors
16.5.1 The Analog Multiplier as a Phase Detector
• Sine 파 입력과 sine파 VCO를 가진 PLL에서는 가
장 일반적인 위상검출기가 multiplier이며 Gilberttype 구조로 구성
– 출력: DC term + double frequency term
AB
AB cos t cos(t   ) 
[cos   cos(2t   )]
2
36
– 위상 검출기에선 단지 DC 항만 중요
– 평균출력
AB
AB cos t cos(t   ) 
[cos  ]
2
– 위상 검출기 이득 “상수”는 위상각의 함수
d
AB
KD 
Vout  
[sin  ]
d
2
37
– 위상검출기 영역을 최대화하기 위하여 loop는 90°의 위
상차이에 lock되어야 함  quadrature phase detector라
불림
• Loop가 quadrature로 lock 되면, 위상검출기는 증가
이득상수를 가짐
K D   /2
d

Vout
d
  /2
AB

2
– (-) 부호 무시할 것임: loop가 90° 또는 -90°의 위상차이
를 보이므로 (나머지 loop 요소가 만드는 반전의 총숫자
에 의존)
• 위상검출기로부터 zero 출력을 내는 두 위상각 (2π
안에서)이 있으므로, loop가 두 군데에서 lock
38
– 그러나 한 점은 안정적인 평형점이고, 다른 하나는 loop
가 결국 발산하는 metastable point
– 이 들 중 하나가 negative feedback에 해당
• Quadrature loop의 위상오차를 말할때, 90° 위상차
의 평형조건으로부터 이탈을 계산
– 비록 이상적인 quadrature loop에서 위상차가 90°일때,
위상 오차는 0으로 간주
39
16.5.2 The Commutating Multiplier As a
Phase Detector
• 전 절에서는 loop의 두 입력은 sine파
– 그러나 구형파로 하면 더 근사
– sgn (x) = 1 if x>0, sgn(x) = -1 if x <0
– 크기 B를 가진 구형파는 기본성분이 4B/π
– 기본성분만 고려하면
Vout
4 AB
2

[cos  ]  AB[cos  ]
 2

40
– 위상 검출기 이득도 순수 사인파보다 4/π 배 큼
d
2 AB
K D   / 2 
Vout

d

  / 2
• 위상검출기 출력과 이득은 순수사인파 경우와 비
슷하지만 중요한 차이점
– 구형파는 기본성분 이상으로 구성되므로 고조파 또는
sub 고조파에 lock 될수도
– B 구형파 입력주파수가 사인파입력주파수의 1/3이라
가정
– 3차 고조파에서 사인파입력과 같아짐  DC 출력
• 구형파의 스펙트럼이 1/f에 따라서 감소하므로, 더
높은 고조파에 lock하려면 출력은 더 작아짐
41
– 위상검출기이득상수의 감소는 더 높은 고조파에서
lock을 얻고 유지하기가 더 어려움
– 가끔 고조파 locking이 필요함
– 필요하지 않으면 VCO 주파수 영역은 고조파 locking을
피하기 위하여 제한되어야 함
• 주기적인 signum 함수와 곱하면 신호의 위상을 주
기적으로 반전시킴
– 여기에 사용된 multiplier는 switch로 대체 가능
(commutator)
– Switch가 CMOS 등의 공정에서는 Gilbert cell 보다 구현
이 더 쉬우므로 단순한 회로로 귀결 가능
– Gilbert-type multiplier가 사용되어도, 극성 Switch로 동
작하게끔 큰 신호로 구동
42
16.5.3 The Ex-OR Gate as a Phase Detector
• 두 입력에 구형파로 analog multiplier로 구동하면
각 입력에 대한 Fourier series로 해석 가능
– 그러나 이를 시간영역에서 해석하는 것이 더 쉬움
• 두 구형파의 출력
43
– 입력 위상차이를 바꾸면 출력은 duty cycle을 바꾼 구형
파의 형태
– Duty cycle은 사실 입력 위상차이에 비례하므로, 평균출
력 plot 가능
– 위상 검출기 상수는 KD = (2/π)AB
– 하나의 scale factor 안에서, 위상검출기는 사인파의 아
날로그 multiplier로 동작
44
• 구형파 입력과 같이 이 위상검출기는 입력의 다양
한 고조파에 lock되게 함
–
–
–
–
이는 digital Ex-OR gate와 같음
단지 차이는 입출력에서 DC offset 및 반전
여기서 XOR은 overdriven analog multiplier로 생각됨
입출력이 GND와 VDD 사이의 logic level이면 위상검출
기 출력의 평균
– 위상검출기 이득
KD = VDD/π
45
16.6 Sequential Phase Detectors
• Multiplier-based 위상검출기를 사용하는 loop는 위
상검출기 입력 quadrature 위상관계에 lock
– 그러나 0 위상 차이를 원하는 경우도 많음
– Metastable 및 desired 평형점에서의 위상검출기 상수는
같은 크기를 가지며, metastable 상태에서 잠재적으로
긴 거주 기간을 만들어 lock 획득을 지연시킴
• 순차 위상검출기는 lock시 0 위상차이를 제공하므
로 metastable 및 stable 평형점에서 매우 다른 이득
상수를 가짐
– 어떤 순차 위상검출기는 2π 기간이 넘는 동안 위상 오
차에 비례하는 출력을 가짐
46
• 단점
– 천이에서만 동작하므로 missing edge에서 다소 민감
– Multipler와 대조됨 (전체 파형에서 lock)
– Edge-triggered 속성의 다른 결과는 sampling 동작을 초
래
– Sampling은 loop transmission에 시간지연과 비슷한 것을
추가함
– 증가하는 주파수와 함께 증가하는 음의 위상 천이는
crossover 주파수에 upper bound를 부과하고 심각하게
더 제한적이 될수도 있음
47
16.6.1 The SR Flip-Flop As a Phase Detector
• 가장 단순한 순차 위상검출기
– 한 입력에서의 천이 (positive going)는 FF을 set, 반면 다
른 입력은 reset
– 파형
48
• 위상차가 변하면서 출력이 어떻게 변하는지를 고
려하여 위상차의 함수로써 평균출력 plot
– 이득 상수:
KD 
VDD
2
49
• 위상검출기 범위를 최대화하기 위하여서는 평형
위상차이를 180º로 해야 함
– Metastable 지점에서의 이득은 아주 높고 (이상적으로
∞), 여기에 머무를 가능성은 XOR보다 훨씬 작음
• FF는 set과 reset 입력에 똑같이 빨리 반응한다고
가정
– 속도차이는 static 위상오차 발생: set과 reset이 다른 속
도로 동작하면 180º와 다른 위상차이가 VDD/2의 평균
출력을 만들기 위하여 필요하므로
– 고전적인 SR FF에서는 reset에
대한 응답이 빠름
50
16.6.2 Sequential Detectors with Extended
Range
• 때때로 lock시에 0도 위상 차이가 절대적으로 필
요
– 이 경우에는 SR FF가 적절하지 못함
– 더구나, 위상검출 범위를 한 주기 보다 더 큰 것을 요구
• 위의 두 성질을 지닌 회로는 D-FF와 reset gate로
이루어짐
51
• Up & down 출력은 그림과 같이 평균 차이를 보임
– 입력 범위는 4π에 이르며 위상검출기 이득
VDD
KD 
2
– Lock 범위를 최대화하기 위하여 0º lock point를 골라야
함
52
• 문제를 일으키는 하나의 특성은 작은 펄스를 생성
할 잠재력에 있음
– 그림 16.20의 reset 경로가 너무 빨리 동작하면, U & D
출력에서 생긴 최소 펄스폭이 다음단이 동작하기엔 너
무 좁음
– R과 V가 너무 가까이 있으면 이런 문제 발생시키고,
locking 점 근처 동작을 악화
– 이 악화는 주로 lock 근처에서 위상오차를 해결하지 못
하는 형태로 나타남
– AND gate 이후에 inverter를 몇 개 더 넣으면 펄스폭 문
제 해결
53
16.6.3 Phase detectors vs Frequency detectors
• 두 입력사이에서 주파수 차이의 크기에 대한 정보
를 얻는것이 중요
– 이는 acquisition을 도울 수 있음
• Multiplier-based 위상 검출기는 이런 정보를 제공
못하고 순차 위상검출기는 가능
– 범위확장된 위상검출기에서는 VCO의 주파수가 기준
주파수보다 크면, U 출력은 높은 duty cycle 생성
– 이러한 위상 검출기는 크고 선형인 위상검출범위를 제
공할뿐만아니라, 주파수오차의 크기및 부호를 제공
– 이러한 위상검출기 위상-주파수 검출기
• 이러한 검출기는 문제점 내포
– Missing edge에 너무 민감
54
– Missing edge를 주파수 오차로 오인하고 loop는 이 오차
를 보정하려 함
– 추가로, U & D 출력이 lock point 근처에서 가는 조각이
므로, 0 위상오차 근처의 위상검출기 특성의 형태는 그
림 16.21과 약간 다름
– 실제 회로는 제한된 속도를 가지므로 nonzero risetime이
이상적인 선형형태에서 이탈
• 어떤 시스템에서는 이 문제는 위상검출기 출력이
nonzero이 되게끔 DC offset을 만들어 해결
– 검출기의 중심에서 멀리 balanced condition을 biasing하
여 비선형성을 크게 억제할 수 있음
– 불행히도, 이 방법은 작은 오차를 요구하는 응용에는
안 맞음: 추가한 offset이 고정 위상오차를 야기
55
16.6.4 Other Sequential Phase Detectors
• 순차 위상 검출기는 missing pulse에 엄청난 민감
도를 나타냄
– 이 문제를 완화시키기 위하여 많은 노력을 기울임
• 하나의 단순한 방법은 VCO 출력이 reset 대신
toggle되는 위상검출기의 FF를 생성
– Missing 입력 펄스가 오차를 만들지 않고, 원하지 않는
loop 행태를 최소화 (loop filter가 ripple을 제거 한다면)
• 다른 방법은 missing 입력 펄스의 경우 “donothing” 상태를 구현
– 이와 같은 많은 위상 검출기가 디지털 data stream으로
부터 carrier를 추출할 수 있음
56
• 이와 같은 “tristate” 위상검출기: Hogge 검출기
– 직접 지연data와 clock의 위상을 비교
– 지연 데이터의 상태 변화후, U3의 D와 Q는 더 이상 같
지 않고, XOR gate U1의 출력을 high로
– Clock의 다음 상승에지까지 U1의 출력은 high로 유지
57
– 이때, 지연데이터의 새 상태는 U3를 통하여 clocked 
U3의 D와 Q 사이의 부등을 제거
– 동시에 U4의 D와 Q는 다르므로 U2는 출력을 high로
– U2의 출력은 clock의 다음 하강에지까지는 high로 유지
하고 그때 지연데이터의 새 상태는 U4를 통하여
clocked
• Clock이 50%의 duty cycle을 가지고 있다면 U2의
출력은 각 data 천이를 위한 clock 주기의 절반에
해당하는 (+)폭의 펄스
– U1의 출력 또한 (+) 펄스, 폭은 지연데이터와 clock사이
의 위상오차에 의존 지연데이터와 clock이 적절히 정
렬되어 있을때 clock의 절반에 해당하는 폭
– 여기서 위상오차는 U1과 U2로 나오는 펄스폭을 비교하
58
여 얻음
• 지연데이터와 clock이 적당히 정렬된 경우
59
• Data가 clock보다 앞선 경우
60
• 전자의 경우, 위상검출기 출력은 0 평균값을 가지
며, loop 적분기의 출력은 변화없음
• 후자의 경우, (+) 평균값을 가지며 loop 적분기 출
력은 증가
• 역으로, 지연데이터가 clock보다 뒤지면, 출력은
음의 평균값, 적분기는 감소
• 위상검출기의 평균출력을 위상오차로 나타내면
61
• Decision-making 회로는 위상검출기에서 가장중요
– 그러나 data 천이 밀도에 민감
– Loop 적분기의 출력에 있는 삼각펄스가 양의 면적을 지
니므로 이 펄스의 존재 및 부재는 loop 적분기의 평균
출력에 영향을 줌
– Data-dependent jitter는 자주 못마땅하게 큼
• 삼각펄스를 triwave로 대체하는 위상검출기
62
• Hogge 검출기처럼, U1의 출력 폭은 지연데이터와
clock 사이의 위상오차에 비례하고 U2와 U3의 출
력은 항상 clock cycle의 절반
– 위상오차는 U1의 가변폭펄스를 U2와 U3의 고정폭 펄
스와 비교하여 획득
– U1과 U3의 펄스는 1로 weighting, U2는 -2로 weighting
• Timing diagram
– 각 data 천이는 loop 적분기 출력의 3-sectioned transient
를 초기화하고 이 triwave는 0 의 면적
– 이의 존재 또는 부재는 loop 적분기의 평균값을 변화시
키지 못함
– Triwave 검출기는 data 천이 밀도에 훨씬 둔감
63
64
• Triwave 검출기는 부등 weighting 때문에 Hogge 검
출기보다 duty-cycle 왜곡보다 훨씬 더 민감
– Duty-cycle에 대한 민감도는 약간의 수정으로 Hogge 검
출기 수준으로도 가능
– 수정 검출기는 clock의 반대 edge에 두 개의 뚜렷한
down-integration interval을 사용  duty-cycle 효과 감쇄
65
16.7 Loop Filters and Charge Pumps
16.7.1 Loop filters
• 위상검출기로부터 0 출력을 받아 제어전압을 공
급하기 위하여 loop filter는 적분을 수행해야
– Loop stability를 위하여 loop filter는 또한 zero 제공
• 고전적인 구조
66
• 저주파에서는 Capacitor의 임피던스가 커서 적분
기처럼 동작
– 고주파에서는 직렬저항 R2와 같고 결국 이득은 –R2/R1
• 다르게 표현하면, 원점에 pole, R2C의 시정수를 가
진 zero
– R1의 값은 조정 (loop transmission의 크기에 상관없이),
op-amp회로는 원하는 loop filter 전달함수 제공
• PLL은 active loop filter를 포함할 필요는 없음
– RC network이 위상검출기와 VCO를 연결하는데 사용
– 그러나 static phase error는 0이 안되며, loop 대역폭은
static phase error와 깊은 관계 (역수)
– 이 제한 때문에 단순한 loop filter는 중요하지 않은 응용
67
에 사용
• Op-amp loop filter에 대한 대안은 RC network과 함
께 charge pump를 사용
– 위상검출기는 한 개 이상의 전류원을 제어하고 RC
network이 loop dynamics를 제공
• Charge pump가 어떻게 loop filter를 제공하는지?
– 위상검출기는 digital “pump up” 또는 “pump down” 제공
68
– 위상검출기가 VCO 출력이 기준입력보다 늦음을 판단
하면, 위 전류원을 활성화하여 전하를 capacitor 에 충전
– VCO가 앞서면 아래 전류원 활성화, capacitor에서 전하
를 빼앗음
• R0가 없으면, 순수 적분 수행
– 직렬저항이 고조파 근사 임피던스를 nonzero 값으로 만
들어 loop 안정화 zero를 제공
– CA, Rx, Cx는 추가 Filtering을 제공
• Switched 전류원은 Tr. 몇 개로 구현가능하므로
charge pump 접근법은 op-amp의 복잡성, 면적 및
전력소모 없이 원하는 loop filter의 합성을 허용
– 많은 현존하는 위상검출기와 조화를 이룸
69
– 검출기가 그림 16.30의 charge pump와 같이 사용될때,
총 pump 전류는 (Ipump = Iup = Idown)

I  I pump
2
– 이전류는 전류원에 연결된 filter network의 임피던스와
곱하여 출력 전압 생성
• 전형적인 charge pump
– M1~M4는 위상검출기로부터 up & down command를 받
아서 동작하는 차동 switch
– 이 command의 상태에 따라서 source 전류 Iup과 sink 전
류 Idown이 출력 node Op를 구동
70
71
• 어떠한 leakage도 spur power를 증가시키므로
Switch는 높은 출력 임피던스를 위해서 M5-M8은
cascoding 구조
– Low leakage로 charge pump는 아주 작은 전하를 전달
– 제어선에 아주 작은 ripple  VCO의 작은 변조
– Leakage가 증가하면, charge pump는 잃은 전하를 벌충
하여야 함: static phase error의 증가
– 예를 들어 leakage로 인해 제어전압이 위상측정중에 약
해지면, up pulse의 결과로 충전된 전하가 leakage를 보
충하기위한 down pulse로 부터 충전된 전하보다 클때까
지 위상 오차는 증가해야 함
– Cascoding은 leakage를 줄여서 제어선 ripple을 줄임
72
– 따라서 spur 에너지를 줄임
– 주파수가 기준입력신호와 같아져 Correction 중에 전압
이 약화되므로, 제어선 ripple은 또한 기준입력과 같은
기본 주기성을 가진다.
– Spur는 기준 주파수 만큼 carrier로부터 제거
– 아주 큰 기준 주파수 spur의 존재는 불량 charge pump 설
계를 나타냄
– 그림 16.32를 보면 4.96 GHz carrier
로부터 11 MHz 떨어진 기준
spur 존재
– 추가 spur: 제어선 ripple의
Fourier 성분
73
• 비슷한 이유로, 동일한 up & down 전류를 가져야
– 하나가 다른것보다 크면 보상 static phase error가 있어
야 함: 제어선 ripple 변화
– 이 문제를 완화하기 위하여 charge pump 설계는 상대적
으로 큰 소자를 쓰고 (threshold mismatch를 줄이려고),
큰 overdrive에서 동작
– 단순한 unity-gain buffer는 비사용 charge pump 출력이
main output과 같은 common-mode 전압을 가지도록 강
제함, 이는 부등 VDS로 동작하는 systematic mismatch를
제거함
– Replica bias loop를 사용하고 출력 전압은 charge pump
의 비사용 출력에서의 전압과 비교함
– 단순한 op-amp는 이 두 전압을 같게 하고 모든 도통소
자가 bias 전압을 같게 함
74
• 이렇게 하면 기준 spur의 억압을 크게 할 수 있음
75
Control-line ripple and Higher-order poles
• Charge pump를 잘 설계해도, 제어선에 nonzero
ripple을 가정해야
– Loop 안정화 zero의 결과로써, 심각한 고조파 성분이 제
어선에 있음
– 이러한 “hash”는 multiplier-type detector에서의 고차
mixing product의 결과 또는 charge pump-detector 조합의
multiple-order product
– 이러한 성분이 주기적이라면, stationary sidebands (spur)
를 생성
– PLL 설계자의 강박관념은 이를 근절하는것
– 불행히도 spur는 제어선에 주입된 잡음에 의하여 쉽게
생김-전원 잡음, 기판 잡음 또는 외부로부터의 coupling
76
– RF VCO는 volt당 수십 또는 수백 MHz의 tuning 민감도
를 가짐: 수 mV의 잡음이 상당한 spectral artifact를 만듦
– 결과적인 VCO 주파수의 변조는 많은 응용에서 허용하
지 않음
• Loop filter의 목적은 위상검출과정에서 생기는
“teeth”를 제거하고 다른 잡음/spur도 제거
– 주어진 대역폭에서 고차 filter는 대역외 성분을 더 감쇄
– 차수가 높아질수록, loop를 안정화시키기 어려움
– 이런 이유로 많은 단순한 PLL은 2차
• VCO는 원점에서 pole을 추가: 3 pole loop filter는
결국 4차 loop를 초래
– 과거에는 closed-form 설계 방법이 부재
– 최근 최적에 가까운 cookbook recipe를 제공
77
• Step 1. Specify a phase margin
– 이 값이 주어지면, capacitor 값을 제한 (b = C0/(CA+CX))


 1 
PM  tan
b  1  tan 

b

1


– Loop의 sampled 특성 및 modeling 하지 않은 pole과 다른
비안정 source로 인한 음의 위상을 흡수하기위하여 위
상 margin을 목표값보다 약간 높게 설정하는게 현명
– 예를 들어 위상 margin 목표가 45º라 하면, 50º를 목표로
설계하는 경우 b = 6.5
1
1
• Step 2. Select loop crossover frequency (추적 대역폭
에 기초하여)
– Step 1의 결과와 결합하여 loop 안정화 zero의 위치 찾음
78
– Loop 대역폭을 최대화하는 것은 기준 발진기의 양질의
위상잡음 특성이 출력으로 전달되는 주파수 범위를 최
대화 하는 것
– 불행히도, loop는 sampled data system이고, discrete-time
위상 검출기의 위상 지연이 위상 margin을 심각하게 악
화시키기 전에 위상 비교 주파수의 1/10까지만
crossover 주파수를 밀어 올릴 수 있다.
– 예를 들어, 기준 주파수 (위상 비교 주파수) 2MHz 가정
– 100 kHz의 crossover 주파수를 선택하면 기준주파수보
다 10배 이상 적다.
– Crossover 주파수:
b 1
b 1
c 

z
R0C0
79
• Step 3. Calculate C0, zero-making capacitor의 값
I P K0
C0 
2 N
b
1
2
b  1 c
– Ip: charge pump 전류, N: division modulus, K0: VCO의 이
득 상수
• Step 4. Calculate R0 = τz/C0: loop filter의 주요부분
완성
• Step 5. Select τx = RXCX within 0.01 < τxτz < 0.1
– 상당한 선택의 자유
– 산술평균 또는 기하평균 또는 다른 평균을 택할수도
– 보통 τx 는 τz 의 1/30에서 1/20 사이
80
– 더 큰 시정수는 더 나은 filtering을 하지만 낮은 안정도
의 가능성
– Loop 상수가 일정하지 않으므로 약간의 여유 필요
• Step 6. Complete the remaining calculations.
– 하나의 capacitance 비를 알고 있으므로, CA와 CX의 합을
알게 됨
– 이 합이 정확하면 꽤 넓은 범위에서 각각의 값을 선택
할 자유
– 그 둘을 같게 하는 게 보통의 선택
– 그리고 RX의 값을 결정
81
16.7.2 VCO
• IC로 VCO를 구현하는 보통의 구조 조사
– Current-starved ring 발진기: 전류 원이 각 inverter의 전
달 지연을 조절
Ring Oscillators
• 극히 유명한 관용구: digital-like building block으로
부터 유래
– Tuned 발진기에 비해 같은 전력소모로는 열등한 위상
잡음특성을 보임
– 그러나 상대적으로 큰 tuning 범위 및 단순성이 큰 장점
• 제어가능한 ring 발진기는 무제어 ring 발진기에서
유래하고 홀수 n개의 inverter로 구성
82
83
• 각 inverter는 Tpd의 전파지연 특성
– 안정된 DC 점이 없고, logic level이 loop를 전파하고 각
횡단마다 반전을 함
1
– 발진주기는 전체 전파지연의 두 배 f osc 
2nTpd
– 이를 제어가능한 발진기로 변환하기 위하여서는 전파
지연이 가장 자연스러운 quantity
• 지연을 조절하는 많은 방법이 있겠지만 부하 변경
또는 inverter의 전류구동을 바꾸는걸로 귀결
84
– 후자를 달성하는 쉬운 방법은 PMOS current mirror가 제
한된 가변 pull-up 전류를 CMOS inverter에 제공
– 이 전류를 조절하여 inverter의 전파지연을 조절하며 발
진주파수를 조절함
C
TPD 
Vswing
I cp
85
16.8 PLL Design Examples
16.8.1 Characteristics of the 4046 CMOS PLL
• Phase Detector I
–
–
–
–
이 칩은 2개의 위상검출기 포함
한 개는 단순한 XOR gate
이득 상수: KD = VDD/π
5V 사용하면 KD ≈ 1.59 V/rad
• Phase Detector II
– 순차 위상검출기: 입력의 상승에지에서 동작
– 어떤 입력이 앞서는가에 따른 뚜렷한 2개의 동작 영역
– 신호입력이 VCO feedback edge를 1주기까지 앞서면, 위
상검출기의 출력은 signal edge에서 high로 되고
feedback edge에 의하여 high-Z로 보내진다
86
– 신호입력이 VCO edge를 1주기까지 뒤따르면, VCO
edge에 의하여 출력을 low로 하고 signal input edge에서
high-Z로 보냄
– High-Z 상태는 locked state에서 제어선의 ripple을 줄임
– Lock 중에서 VCO의 의도하지 않은 위상 및 주파수 변
조의 양은 다른 검출기의 경우보다 적을 수 있다
– 순차 위상검출기를 사용하는 PLL은 lock 시에 0위상차
이를 강제하고 이는 XOR detector와 대비
– High-Z state에서의 출력 전압은 위상오차 보다는 외부
요소에 의존하므로 잘 정의된 KD가 없음
– 이에 대한 해법은 high-Z 동안 출력전압을 VDD/2로 강제
하여 불확실성을 제거하면 됨
87
– 1주기 이하의 위상오차 (신호가 앞서는 경우)에서는 평
균 출력 전압이 위상오차에 선형적으로 비례
– 최소 출력은 0 위상오차에서 VDD/2, 2π 위상오차에서는
VDD
– 최소 출력은 추가한 resistive divider로 결정되고, 최대
출력은 단순히 전원전압으로 조절
– 신호가 뒤쳐지는 경우, 평균 출력전압은 0위상오차에
서 VDD/2이고, 2π 오차에서는 0 V
– 위상검출기 특성
88
– 적당한 경계조건으로 Schrödinger 방정식을 풀면 기울
기  KD = VDD/4π V/rad
– VDD가 5V이면 위상검출기 이득은 0.4 V/rad
VCO Characteristics
• 4046에 사용된 VCO는 많은 bipolar VCO에 사용한
emitter-coupled multivibrator임.
– 외부 capacitor는 전류원에 의하여 교대로 충전
– 단순한 차동 비교기는 capacitor 전압이 어떤 점을 넘을
때, 전류원의 극성을 switch
– Feedback 극성은 회로를 발진시키기 위하여 선택
– 주요 VCO 출력은 구형파이고 차동 비교기의 출력에서
유도됨
89
– 삼각파 근사 또한 capacitor 단자에서 가능
– Filtering network 또는 비선형 waveshaper가 삼각파를
sine 파의 닮은꼴로 바꿀 수 있으므로 sine 파 출력을 원
하면 삼각파신호가 쓸모있음
– 주파수 제어는 capacitive 충전 전류의 조절을 통하여 제
공
– 중심주파수와 VCO 이득은 두 외부 저항을 선택하여 독
립적으로 조절할 수 있음
– 저항 R2는 입력 부재시 충전전류 (여기선 VCO 주파수)
를 설정하고 출력 주파수 대 제어전압 곡선을 biasing
– 저항 R1은 common-source stage의 transconductance를 설
정하여 VCO 이득을 조절
90
– Data sheet에는 없지만, VCO 주파수와 다양한 외부 부
품값과의 관계에 대한 근사식이 있음.
 VC  1 4 
2
 
R1
R2 

osc 
C
– VCO 이득 상수는 제어전압에 대하여 미분을 하여 구함
2
KO 
rad/s/V
R1C
• Miscellany
– 위상검출기 이득은 전원전압의 함수
– 추가로 VCO 주파수 또한 VDD의 함수
– 전원전압이 변동하면 loop dynamics도 변동
91
– 전원전압 변동이 loop 행태에 영향을 주지 않으려면, 잘
정압되고 여파된 전원을 공급해야 함
– 그래서 4046은 제어전압을 보호 (buffer)하기 위하여 단
순한 source follower를 포함
– FM 복조기 등에 사용할때에 아주 편리함
– 복조신호는 VCO 제어전압과 같아서 이 제어신호의
buffered version이 외부 회로를 구동하기가 편리
– 이 칩은 소모전력을 100 μW까지 줄이기 위하여 발진기
와 source follower를 끄는 “inhibit” 제어신호를 포함
92
16.8.2 Design examples at last
2nd-order PLL with Passive RC Loop Filter and PD
II
• Active filter는 steady-state error에 관하여서는 우수
한 특성을 보유
• 그러나 완전히 passive filter가 더 적절한 응용이 있
고 이때 active filter는 추가 면적 및 전력만 소모
• Phase detector II와 단순한 RC low-pass loop filter
가정
• Specs
– Crossover 주파수: 1 krad/sec
– Phase margin: 45°
– 중심 주파수: 20 kHz
93
• Solution: 이 phase detector의 high-Z 특성은
resistive divider를 요구
– 임의의 RC network를 구동할 능력을 제공하기 위하여
buffer 추가
94
• R의 값은 위상검출기 출력의 과도한 loading을 피
하기 위하여 크게 함
– 수십 kΩ이면 됨
– Loop transmission:
KO VDD
1
KO
 L( s )  K D H f ( s )



s
4 sR3C1  1 s
• Loop 안정화 zero가 없으므로, 위상 margin spec은
loop filter의 pole 주파수를 원하는 crossover 주파
수로 맞추어야 함
– R1C를 선택하여 VCO 이득을 조정
– 중심주파수 spec을 만족하는 R2를 선택
95
• VCO 식을 증명하기 위하여 저항값은 50 kΩ보다
작지않게 하며 다음과 같은 계산이 따름
1) PM  1ms의 loop filter 시정수, 임의로 R3 = 100 kΩ 
C1 = 0.01 μF.
2) Crossover 주파수 = 1 krps, R3C1과 KD가 다 알려져 있
으므로, 원하는 crossover 주파수를 위하여 KO 선택
1
KO
| L( jc ) | K D 
 3
 1  R1C  0.582ms
2 10 rps
C = 0.001 μF  R1 = 582 kΩ, KO = 3.56 krps/V
3) 원하는 중심주파수를 얻기 위하여 R2 선정 (C = 0.001
μF 이용)
96
– VCO 공식으로부터, R2 ≈ 67.3 kΩ, 소자 별 변동성 때문
에 R2를 어떤 범위에서 변동되도록 선정
• 설계 완료
– 위에서 얻은 parameter로 VCO tuning 범위, steady-state
위상오차 및 lock 범위를 계산해보자
– Lock 범위는 loop가 lock을 잃기 전에 입력 주파수를 변
경할수 있는 범위로 정의
– VCO는 중심주파수 아래 위 1kHz 까지 tune 가능
– 수동 loop filter 때문에, nonzero VCO 제어전압을 제공
하기 위하여 nonzero 위상 검출기 출력이 필요하므로
static 위상 오차는 zero가 아님
– VCO 이득 상수가 일정하면 위 step 1에서 계산한 범위
에서 주파수를 조절하기 위한 제어전압변동이 얼마인
97
지 정확하게 계산 가능
• 출력 주파수를 옮기는 데 필요한 전압은 KO, KD 및
위상오차에 관계
Vctrl


 K Derror
KO
– 중심주파수에서 1kHz 옮기는 데 4.4 rad의 위상오차
– Lower frequency limit (1 kHz below center)에서 위상오차
는 실제 4.3 rad.
• 1kH above center에서는 측정 위상 오차는 5.9 rad
– VCO 주파수는 higher 제어 전압에서 제어 전압에 선형
적으로 비례하지는 않음
– Upper frequency limit에 도달하기 위해서는 예상 제어전
압보다 커야 함
98
– 더 큰 위상검출기 출력이 필요하고 더 큰 위상 오차가
발생
– 4.3 rad과 5.9 rad은 아직 위상 검출기 선형 범위에 포함
되지만, 그것은 VCO의 제한된 tuning 범위이고 위상 검
출기의 특성이 아님
2nd-order PLL with Passive RC Loop Filter and PD I
• 순차 위상검출기 대신 XOR 위상 검출기로 재설계
– XOR은 PD II 이득의 4배이므로, KO의 값은 crossover 주
파수를 유지하기 위하여 이 만큼 하향 조정해야
– R1을 4배 증가하여 KO를 조절가능
– 20 kHz 중심주파수를 유지하기 위하여 R2 또한 조정
– XOR은 high-Z 출력 상태가 없으므로, resistive divider와
buffer는 제거해도 됨
99
• 이러한 변경이 되면, locked loop는 전 설계와 비슷
한 dynamic 보임
– 그러나 VCO 변경은 VCO tuning 범위를 바꾸고 위상오
차는


Vctrl 
 K Derror  error 
KO
KO K D
– R1이 증가했으므로, VCO tuning 범위는 ¼로 줄었고, 위
상검출기 이득과 VCO 이득의 곱은 변동없음
– XOR은 순차 위상검출기의 위상오차 범위의 ¼에서 선
형적
– 주어진 crossover 주파수 및 damping에서는 XOR 위상
검출기가 loop를 더욱 더 좁은 lock 범위로 만든다
100
• 이러한 위상검출기는 입력의 duty-cycle에 민감
– XOR 위상검출기의 이상적인 삼각특성은 두 입력이
50% duty-cycle일때에만 가능
– 비대칭이 존재하면, 평균 출력은 더 이상 최대 위상오
차시에 최대 전원전압에 도달하지 않음
– 순차 위상검출기는 edge-trigger 소자이고 duty-cycle 민
감도로 고생 안함
• XOR의 동작이 두개의 sine 파의 곱이므로 XOR 위
상 검출기는 입력의 고조파에 locking 가능함
– 구형파의 많은 고조파는 입력과 출력 성분사이의 주파
수 일치를 제공하여 lock 발생
– 고조파 locking을 원하지 않으면, XOR 위상검출기는 문
제 야기
101
2nd-order PLL with Active RC Loop Filter and PD II
• RC loop filter를 active filter를 대체
– Steady-state 위상오차가 0이 되도록 원점에서 pole 형성
– 앞에서와 같은 crossover 주파수 및 위상 margin을 원함
– 그러나 loop는 중심주파수에 적어도 ±10 kHz 떨어져
서 Lock이 됨
• 위상 margin을 위하여, loop filter의 적분기에 의한
음의 위상변동을 없애기 위하여 loop 안정화 zero
필요
102
• 입력이 VCO보다 앞서면, 위상 검출기는 양의 출
력 제공
– Inverting loop filter는 VCO를 낮은 주파수로 구동하고
위상오차 악화시키고 (+) feedback loop 형성
– 이문제를 해결하기 위하여 제어선에 추가 반전 필요
• 또다른 문제: op-amp의 noninverting terminal이
grounded
– 위상검출기의 최소 출력이 ground이므로 Loop filter의
출력은 결코 적분증가되지 않음
– 이를 해결하기 위하여 비반전 단자를 VDD/2에 연결
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• Loop transmission
KO VDD sR4C1  1 KO
 L( s )  K D H f ( s )



s
4 sR3C1  1 s
– 원점에서 2개의 pole이 -180°의 위상천이를 만듦으로
45° 위상 margin을 위하여 zero를 crossover에 넣어야 함
– R4C1 = 1ms
– Let R4 = 100 kΩ, C1 = 0.01 μF
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• Loop transmission 크기는 R3과 KO가 제어, 특정한
crossover 주파수를 얻는것이 목적이라면 하나의
문제발생
– Loop의 lock 범위에 대한 요구가 있으므로 R3과 KO를
고정하는 추가 제한이 있음
– 제어전압이 1.2 – 5V로부터 VCO 주파수에 영향을 줌
– 이 범위의 중심은 2.5 V가 아니라 3.1V임
– 2.5 V를 중심정의로 계속 사용하면 lock 범위는 20 kHz
정도 비대칭
– 대칭 lock 범위에 대한 spec이 없으므로 2.5 V를 사용
• Lower frequency limit는 higher 제한보다 작다
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– 10-kHz spec을 만족하기 위하여 최소 전압 1.2 V로 VCO
주파수를 10 kHz만큼 변경가능해야 함
2  10kHz
KO 
 4.8  104 rps / V
1.3V
– 20kHz 중심 주파수를 유지하면 : C = 0.001 μF, R1 = 42
kΩ, R2 = 130 kΩ
• Crossover 주파수 요구가 op-amp 입력 결정
K D KO
–
R3C1 
 2  27.7ms
2
c
R3 = 2.8 MΩ
• Lock 범위를 결정하는 건 위상검출기 특성이 아니
라 VCO tuning 범위
– 적분기를 가진 loop filter로 어떠한 steady-state VCO 제
어 전압도 zero 위상 오차로써 획득 가능
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