Transcript 금속-산화막 반도체 FET(MOSFET)

Chapter 8
-전계 효과 트랜지스터
2003.11.6
전계 효과 트랜지스터(FET)
증폭기, 스위치, 디지털 용용분야에 사용.
 2단자 사이의 전압이 세번째 단자의 전류흐름을 제어

tox : 산화막의두께
εox : 산화유전율
(실리콘소자 - (3.9)(8.85 10 14 ) F / cm)

FET(Field Effect Transistor) :
- 금속-산화막 반도체 FET(MOSFET: Metal-OxideSemiconductor FET) : 증가형, 공핍형
- 접합FET(JFET : Junction FET)
금속-산화막 반도체 FET(MOSFET)

전류는 반도체 표면과 수직, 전류의 방향으로 인가되는 정
장에 의해서 제어.

2단자 MOS 구조

커패시터 구조
금속-산화막 반도체 FET(MOSFET)

P형 기판의 MOS 커패시터

N형 기판의 MOS 커패시터
금속-산화막 반도체 FET(MOSFET)

N-채널 증가형 MOSFET
소스단자와 드레인 단자로 정의한 2개의 n-영역이 존
재.
 MOSFET에서 전류는 산화막-반도체 인터페이스 근처
의 채널 영역으로 정의된 반전층에서의 전하 흐름.

금속-산화막 반도체 FET(MOSFET)

기본 트랜지스터 동작







게이트 전압에 의해 전자반전층(채널) 형성.
소스와 드레인 단자사이에 전류가 발생.
소스 단자는 채널에서 흐르는 전하를 공급.
드레인 단자는 채널에서 전하를 당기는 역할.
전자는 소스에서 드래인으로 이동.
전류의 양은 반전층에 있는 전하의 양과 관련.
이것은 인가된 전압과 함수 관계를 갖는다.
금속-산화막 반도체 FET(MOSFET)
이상적인


MOSFET 전류-전압 특성
+VTH : 양의임계 전압 전압
필요(n-채널 증가형
MOSFET)
VGS < VTH : iD = 0 : 드레인
-기판 pn접합이 역바이어
스

VGS > VTH : iD(드레인-소스
전압만큼 발생)

전자 반전 층이 형성, 전자
는 소스에서 양의 드레인으
로 흐른다.
금속-산화막 반도체 FET(MOSFET)

이상적인 MOSFET 전류-전
압 특성


VGS > VTH , 작은 VDS :

반전 채널층의 두께가 일정.
전류-전압 특성 곡선

VGS > VTH , VDS 증가:




드레인 단자 근처에 산화막에 걸
리는 전압 강하는 감소.
반전 전하밀도 감소, 전도도감소.
반전 채널층의 두께가 변함.
VDS 에 대한 iD 의 경사는 감소.
금속-산화막 반도체 FET(MOSFET)


이상적인 MOSFET 전류-전압 특성
VDS = VDS(sat) :

VDS > VDS(sat) : (포화영역)


vGS  vDS ( sat )  VTH
vDS ( sat )  vGS  VTH
채널이 0이되는 점이 소스단자
로 이동.
전자는 공간 전하 영역으로 주
입되어 전계에 의해서 드레인
쪽으로 끌려간다.
금속-산화막 반도체 FET(MOSFET)

비포화 영역에서 이상적인 전류-전압 특성식

iD  kn 2(vGS  VTH )vDS  vDS

2

포화 영역에서, vGS>VTH에 대한 이상적 전류-전압 특성
식
2
iD  k n (vGS  VTH )

포화 영역에서 이상적인 드레인 전류는 드레인-소스 전압과 독
립적이므로 소신호 저항은 무한대
ro  vDS / iDS  

변수 kn을 n-채널 소자의 전도 변수(conduction parameter)라
한다
Cox(  εox /t ox ) : 단위면적당 산화막 커패시턴스 값

W n Cox
iD
 n : 반전층에서전자의이동도
kn 
2L

(vGS  VTH ) 2

W : 채널 폭
L : 채널 길이

금속-산화막 반도체 FET(MOSFET)

회로 부호와 의미






수직 실선 : 게이트 전극.
수직 점선 : 채널(점선은 증가형).
게이트 선과 채널 선 사이의 분리 : 산화막을 나타냄.
화살표 : 기판과 채널 사이의 pn접합 극성을 나타낸다.
화살표의 방향 : 트랜지스터의 종류.
소스 단자에 화살표를 나타낸다.
[종전 회로 부호화]
[간략화된 부호화]
[n-채널 증가형 MOSFET]
금속-산화막 반도체 FET(MOSFET)


추가적 MOSFET 구조와 회로부호
n채널 공핍형 MOSFET





게이트에 0의 전압이 인가되면, n-채널 영역 또는 반전층이 소자 공정 동안 투
입된 불순물에 의해서 산화막 아래에 존재.
전류가 게이트 전압이 0일때에도 발생될 수 있다.
공핍형의 의미는 0의 게이트 전압에서도 채널이 존재하는것을 의미.
음의 게이트 전압을 인가하면 전류를 막을 수 있다.
증가형 MOSFET는 양의 임계전압, 공핍형 MOSFET는 음의 임계전압
[종전 회로 부호화]
[간략화된 부호화]
[n-채널 공핍형 MOSFET]
금속-산화막 반도체 FET(MOSFET)


추가적 MOSFET 구조와 회로부호
p채널 MOSFET





p-채널 증가형과 p-채널 공핍형.
n-채널 소자와 반대의 구조.
음의 게이트-소스 전압이 인가되어야 채널이 형성.
전류 방향과 전압 극성이 n-채널과 반대.
비포화 영역에서 전류는

iD  k p 2(vSG  VTH )vSD  vDS

2

포화 영역에서 전류는
iD  k p (vSG  VTH ) 2

[p-채널 증가형 MOSFET]
p-채널 소자의 전도 변수
kp 
W p Cox
2L

iD
(vSG  VTH ) 2
[p-채널 공핍형 MOSFET]
금속-산화막 반도체 FET(MOSFET)

상보형(Complementary) MOSFET : CMOS
비선형 전류-전압 특성

비이상적 효과 : 유한출력저항, 몸통효과, 부임계전도, 항복효과, 온도효과

유한 출력 저항
이상적인 경우에, 포화영역에서 드레인 전류 iD는 vDS에 독립적이다.
실제의 경우, 포화영역에서 반전전하가 영이되는 채널의 실제 위치가 드레
인 단자에서 소스단자로 이동 → 채널 길이가 감소되는 채널 길이 변조 현상
이 나타난다.



iD  kn (vGS  VTH ) 2 (1  vDS )

( : 채널 - 길이변조 변수)
iD  0  (1  vDS )  0  vDS  VA ,VA  1 / 

ro  k n VGSQ  VTh 

ro  I DQ

2 1

1

1
V
 A
I DQ I DQ
비선형 전류-전압 특성

몸통 효과


소스-기판 접합 전압의 변화는 임계 전압의 변화를 나타낸다.
vSB≥0인 조건(PN접합을 유지하기 위한 조건)에 대한 임계 전압은

VTh  VTho  r 2F  vSB  2F





vTho는 vSB = 0에 대한 임계 전압.
r은 벌크임계 또는 몸체 효과 변수(일반적으로 0.5V1/2)
ФF는 반도체 변수이고, 0.35V 정도이며 반도체 도핑 함수이다.
몸통 효과는 임계 전압을 변화시킴으로써 회로 성능의 변화를 가져
온다.
비선형 전류-전압 특성

부임계전도(Subthreshold Conduct)
iD  k n (vGS  VTH ) 2
 iD  kn (vGS  VTH )



부임계 전류 : vGS가 VTh보다 조금 작은 경우, 드레인 전류는 0이 아
니다.
단일소자에서는 무시할 수 있는 값.
집적회로에서는 전력소모를 무시 할 수 없다.
비선형 전류-전압 특성

항복 효과




PN 접합의 항복효과와 같다.
소자의 크기가 작아질 수록 항복 효과는 커진다.
일반적으로 안전 게이트 전압은 10V이다.
온도 효과



임계전압과 전도 변수 k는 온도의 함수로 나타난다.
임계전압의 크기는 온도에 따라 감소 → 드레인 전류는 주어
진 VGS에 대해서 온도에 따라 증가.
하지만, 전도 함수는 온도가 증가하면 감소한다. 이 값이 임
계전압에 대한 값보다 더 크기 때문에…..온도 증가에 따라
주어진 VGS 에 대해서 드레인 전류는 감소.
JFET(Junction FET)
다른 두 단자 사이의 전류를 조절할 수 있는 다른 한 단자
를 가진 3단자 디바이스.
 드레인, 소스, 게이트.
 p-채널 JFET, n-채널 FET

JFET(Junction FET)

동작


게이트 전류 = 0A, VP : 핀치 오프 전압
IDSS: VGS=0V이고 VDS>|VP|인 조건에서 JFET의 최대드레인 전류.
JFET(Junction FET)

기호
[n채널]

[p채널]
전달 특성


JFET의 입출력량 사이에는 선형관계가 존재하지 않는다.
Shockley 방정식으로 정의
 V
I D  I DSS 1  GS
VP


VGS  VP 1 




ID
I DSS
2
 I D  I DSS / 2
 VGS  0.3VP




 VGS  VP / 2
 I D  I DSS  (0.25)
JFET 자기 바이어스 회로
입력단 측에서보면
VRS  I D RS ( I D  I C )
I G  0 A  RG는 단락회로로 볼 수 있다.
 VGS  VRS  0
VGS
VGS  VRS
I R
 ( I D RS )   DSS S ( I D   I DSS / 2)
2
출력단에서 Kirchhoff의전압법칙을 적용하면
VRS  VDS  VRS  VDD  0
VDS  VDD  VRS  VRS  VDD  I D RS  I D RD
VDS  VDD  I D ( RS  RD )
*VG  0V ,VS  I D RS