Transcript 設計驗證工作室 Design Verification Team 黃鐘揚 教授 Prof. Chung-Yang (Ric) Huang

設計驗證工作室
Design Verification Team
黃鐘揚 教授
Prof. Chung-Yang (Ric) Huang
Department of Electrical Engineering
National Taiwan University
2008/02/14
Lab Profile
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
Founded in 2004.02
Lab info
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
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
Office: EE-II 444
Lab:
EE-II 353
PTT:
NTUGIEE_ric
Website:
http://dvlab.ee.ntu.edu.tw/
To find me…
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

02/14/08
[email protected]
ric2k1 @ ptt, ptt2, msn, skype, ...
02-3366-3644
Chung-Yang (Ric) Huang
http://dvlab.ee.ntu.edu.tw
+886-2-3366-3644
2
Research Focus
EDA: Electronic Design Automation


1.
2.
3.
02/14/08
Develop algorithms and tools for circuit
design automation and optimization
Design implementation: logic and physical
synthesis and optimization
Design verification: assuring the correctness
of the implementation
Design analysis: evaluating the performance
and robustness of the design
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3
What is Design Verification?
always @(posedge clk) begin
if (rst==1'b1)
cnt <= sv;
else if (cnt==2'b00) cnt <= 2'b01;
else if (cnt==2'b01) cnt <= 2'b10;
else if (cnt==2'b10) cnt <= 2'b11;
else
cnt <= sv;
end
c
g4
for (i = 0; i < d; i= i+2) {
if (y > 3) p = p * 3;
else
q = q + r;
}
b
d
g1
g5
e
g8
g2
c
a
b
g9
g6
d
g3
g7
f
Bottom line: to fix as many bugs in your design as possible
Verification takes ~ 70% of resources in today’s IC design
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Chung-Yang (Ric) Huang
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Design verification can be...

Very engineering!

Simulation-based approach
Apply input patterns and verify if outputs are correct
 But how many patterns can you try? What’s the %?


If a bug is found...
Study the waveform  Exam the signal values  Trace the
code  Fix the potential causes  Try again...
 Do you fix the bug? Any side effect?

bugs
found
???
time
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Design verification can be...

Very theoretical...

Formal verification
Design Under
Verification
(DUV)
A mathematical /
logic reasoning
engine is
required!!
Expected
Behavior e.g. Always (req  ack)
Check consistency
Arithmetic /
Logic Model
(Constraints)
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Propertie
s
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Design verification can be...

Defining the design methodology!!
What is “System-on-Chip” (SoC)?
 What is system-level design methodology?
 No good / established EDA tool flow yet...

(How can design verification play a deciding role?)
AP1
AP1
AP1
Firmware
HW/SW Co-design
Co-Verification
AP1
Driver
RTOS
HW
cache
Processor
DMA
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DSP
ROM
Virtual
Platform
RAM
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JPEG-Encode
RGE-YCrCb
JPEG-Encode
RGE-YCrCb
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3 Research Teams
Front-end Team
1.
Intelligent design debugging
Formal-based design optimization


Formal Engine Team
2.
Circuit-based Boolean Satisfiability (SAT) solver
High-level (arithmetic) solver


Electronics System Level (ESL) Design Team
3.


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SoC virtual platform
System-level EDA tools
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5 On-going Projects
1.
電子系統階層之正規模型與最佳化研究

2.
正規驗證輔助電路最佳化

3.
Cell Library Construction and Verification for LTPS-TFT Digital Circuits, 友達光電公
司
N-MoIP: 適用於異質無線網路環境之前瞻 MoIP 手持裝置 SoC 設計

5.
Formal-Assisted Technology Dependent Logic Optimization, 思源科技
低溫多晶矽數位電路元件資料庫之建立與驗證

4.
Formal Modeling and Verification of Electronics System Level Designs, 思源科技
N-MoIP: SoC Design of Advanced Multimedia-over-IP Handheld Device for
Heterogeneous Wireless Network Environments, 國科會國家型SoC計畫
兆級晶片系統前瞻技術研究-子計畫七：兆級晶片系統模擬與正規驗
證之整合技術

Combining Simulation and Formal Verification Techniques for Trillion-transistorScale System-on-Chip (TS-SoC), 國科會整合型計劃
More are coming soon!!
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實驗室成員
工號 姓名
加入年月
Title
---------------------------0 黃鐘揚 2004.02
老闆
1 林庭豪 2004.02
博 3
2 葉護熹 2004.05
博 3
9 李智群 2004.12
RA
11 蔡詩蘅 2004.12
博 2
13 劉惠芳 2005.04
碩 2
14 葉昱甫 2005.06
博 3
15 湯凱富 2005.06
博 3
16 吳濟安 2005.11
碩 2
17 粘敬佳 2005.11
碩 1
18 黃紹倫 2005.12
博 2
19 周俊男 2005.12
博 2
博班: 7, 碩班: 11, 研究助理:
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Chung-Yang (Ric) Huang
20 吳鎧竹 2005.12
碩 2
21 李沅龍 2006.04
碩 2
22 胡啟政 2006.04
碩 2
23 饒瑞晞 2006.11
碩 1
24 葉鎮丞 2006.11
碩 1
25 許智仁 2006.11
碩 1
26 林坤輝 2006.11
碩 1
27 蔡曉傑 2006.11
碩 1
28 賴昭宇 2007.09
RA
29 吳政穎 2007.11
碩 0
30 左佳正 2007.11
碩 0
31 徐常紘 2007.11
碩 0
32 林恩祥 2007.12
碩 0
---------------------------藍字: NTUEE
綠字: NTUCS
2, 專題生: 4
http://dvlab.ee.ntu.edu.tw
+886-2-3366-3644
10
給專題生的建議

如果是想出國念 EDA, 希望我寫推薦信的...

歡迎!! 但是請投注足夠的心力在我的專題上.


Best recommendation letters are for best students.
如果想出 paper 的要明講, 並且態度要夠積極!

02/14/08
原則: 以 first author 的 paper 優先考慮
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給專題生的建議

如果是想多了解 EDA 這個領域的...

歡迎!! 但是請去修 “EDA 概論”, 並且建議修我
的 “資結與程設”


並且建議參加 CAD 競賽


Formal verification 的 research 是有一定門檻的
http://lads.ee.ntu.edu.tw/cad08/index.htm
如果是有興趣加入我們實驗室的...

歡迎!! 早點修我的專題會被優先考慮喔!!

02/14/08
當然, 請不要用混的~~~
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Potential Topics for 專題生
ESL Design Methodology
1.
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適合對象:


Firmware
Driver
RTOS
cache
Processor DSP
HW
DMA ROM RAM
對基本的 IC design flow 有點概念,
或學過 Verilog 的人為佳
內容:
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


02/14/08
想了解 EDA,
或是 想加入我們實驗室 的人
條件:


AP1 AP1 AP1 AP1
了解
學習
參與
參加
SoC design methodology
SystemC (以 C++ 為主的 ESL language)
QuteVP virtual platform 的實作
weekly ESL study group
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Potential Topics for 專題生
Formal engine (theorems and algorithms)
2.

適合對象:


條件:


想出國唸書, 或是 想加入我們實驗室 的人
能作數理的抽象思考, 有創意者為佳.
內容:

了解 formal verification 的原理




02/14/08
建議修: SoC Verification
參與 QuteSAT or CNF SAT engine 的改進計畫
參加 weekly engine study group
獨立完成一個題目而且能寫 paper
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Potential Topics for 專題生
Open Verilog front-end release
3.

適合對象:


條件:



想了解 EDA, 或是 想出國唸書 的人
有產品行銷的 sense, 能執行 product release 者為佳
了解 Verilog 語法者為佳
內容:
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
QuteRTL framework 之實作
參與 QuteRTL open Verilog research framework 之 release


EDA product software engineering + marketing 之訓練


02/14/08
Target: DAC 2008 University Booth (June, San Diego)
We are serious about the framework release !!
支援其他實驗室對此 framework 之要求
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Potential Topics for 專題生
Intelligent Chip (iChip) 之 Automatic Learning
Pattern Generation
4.

適合對象:


條件:


有勇氣挑戰未知領域的熱血青年 !!
習慣天馬行空卻又有真正執行力者為佳
內容:

參與陳良基教授主持之 “iChip” 國科會三年期整合計畫





02/14/08
What’s the HW architecture for the intelligent chip?
熟悉 formal verification engine 的原理
參考 “人工智慧” 之文獻
涉獵 教育, 心理, 生理 等科學
Ideas 之討論與實驗
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Potential Topics for 專題生
其他
5.
 就是以上沒有你真正想做的, 但是又很想跟我
做專題 (有這種人嗎?)

可以多了解我們實驗室目前在做的計畫

或是你有自己的 idea


02/14/08
領域不限, 歡迎切磋
或是你想參加 CAD 競賽卻沒有指導教授...
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專題生的福利
原則上專題生沒有薪水, 除非你自己有提國科會
計畫
1.
也有例外: Full-time RA; or special mission

實驗室的資源歡迎利用
2.
工作站, notebook, printers, paper DB, EDA tools, etc.
不過沒有專屬的位子, 有空位就坐.


實驗室的 “吃喝玩樂” 歡迎參加
3.
聚餐, team building events, 出遊, etc.

4.
用 Google Calendar 預約 meeting 時間
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PTT  NTUGIEE_ric
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Lab DB (password required)
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
To find me



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
Office: EE-II 444
[email protected]
ric2k1 @ ptt, ptt2, msn, skype, ...
02-3366-3644
Lab:



EE-II 353
PTT:
Website:
02/14/08
NTUGIEE_ric
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