Transcript 電子電路Chap8 - 崑山電子歷程
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電子電路與實習
Chapter 8
數位電路
四技一年級下學期
授課教師：任才俊
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數位反相器
數位反相器的電路符號
Vi
Vo
假設VH 代表數位電路的
高電位，而VL代表低電位，
則反相器的功能是將輸入
信號反相：
當Vi = VH，Vo = VL。
當Vi = VL，Vo = VH。
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典型的反相器輸入電壓與輸出電壓的關
係 圖 ， 稱 為 電 壓 轉 換 曲 線 (Voltage
Transfer Curve, VTC)
Vo
slope = 1
VOH
slope = 1
1.
VOL：正常低電位輸出電壓，
對應輸入電壓Vi = VOH。
2.
VOH：正常高電位輸出電壓，
對應輸入電壓Vi = VOL。
3.
VIL ：可容許之最大低電位輸
入電壓。
4.
VIH：可容許之最小高電位輸
入電壓。
VOL
VOL VIL
VIH
VOH
Vi
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VIH 及VIL定義為VTC中斜率等於 –1所對應
的兩個輸入電壓 。
當 V i V IL 或 Vi V IH ，反相電路皆能正確將
輸入電壓反相。
當 V IL Vi V IH 則進入模糊區間，此時反
相電路無法將輸入電壓正確反相，是實際
應用時必須避免發生的情況。
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雜訊邊距
低電位雜訊邊距(low-level noise margin)：
N M L V IL V O L
高電位雜訊邊距(high-level noise margin)：
N M H VOH V IH
實用上NMH 及NML愈大，表示電路愈不容易受雜訊影
響，即電路愈穩定。
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傳輸延遲
1.
Vi
VOH
tPHL (high-to-low propagation
delay)：
輸入方波信號轉換電壓後，直
到輸出信號由高電位(VOH)下降
至 (V V ) 所需的時間。
OH
VOL
2
t
2.
VOH
(VOH+VOL)/2
VOL
tPHL
tPLH
OL
tPLH (low-to-high propagation
delay)：
輸入方波信號轉換電壓後，直
到輸出信號由低電位(VOL)上升
至 (V V ) 所需的時間。
OH
OL
2
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傳輸延遲
整體電路的傳輸延遲(tp)則取其平均值：
tP
t PHL t PLH
2
tp愈小代表元件的反應速度愈快，表示單位時間內能處
理的資料量愈大。
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功率損耗
靜 態 功 率 損 耗 (static power consumption) ：
是指輸出端穩定地處於高電位或低電位時，電路
所消耗的功率。
動 態 功 率 損 耗 (dynamic power consumption) ：
是指輸出端在高低電位轉換期間，電路所消耗的
功率。
CMOS反相器的靜態功率損耗為零，是它的一大
優點。
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延遲－功率乘積(delay-power product)：
DP tP P
這個參數讓工程師能以客觀的方式，來比
較不同電路在速度及功率兩方面合併考量
下的優劣。因此以新的技術或設計降低 DP
值才是工程師努力的方向。
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簡單FET反相器
由一顆N-channel FET加一電阻R所組成：
1.
VDD
R
Vo V DD
Vo
Vi
當Vi = VDD(高電位)時，FET導通
且工作在triode mode，等效上像
一顆電阻(RON)。假如 R R ON
2.
RO N
R RO N
0
當Vi = 0V(低電位)時，FET處於
cutoff mode，I D 0
Vo V D D I D R V D D
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當Vi = VDD時，Vo 0V，此時電路
消耗的功率為：
VDD
R
P ON
Vo
Vi
I
Vi
PO N PO F F
2
R
Vo
C
2
R
而當Vi = 0V時，ID = 0，電路不消耗
功率，POFF = 0。故其平均消耗功率
為：
P
VDD
V DD
V DD
2
2R
另一方面當Vi由VDD轉變為0V，使得
Vo由0V轉變為VDD時，由於輸出端存
在寄生電容(C)，VDD經由R向C充電，
顯然R愈大充電時間愈長，即Vo由
0V上升至VDD的時間愈長，造成轉
換速度變慢。
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從功率損耗上考量，我們希望R愈大愈好；
從速度上考量，我們希望R愈小愈好；所以
FET反相器在實用上卻面臨功率損耗和速度
兩者無法兼顧的困境。
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天才設計-CMOS反相器
由N-channel MOSFET及 P-channel MOSFET
組合而成，兩者具有互補作用，故稱為
Complementary MOS(CMOS)。
VDD
Qp
Vi
Vo
Qn
用一顆P-channel
MOSFET取代簡
單反相器中的R
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CMOS反相器的工作原理：
當Vi = VDD時，Qn導通Qp不導通，Qn等效上像一
顆 電 阻 RON ， 但 由 於 Qp 不 導 通 ， 所 以 ：
I Dn I Dp 0
Vo I D n RO N 0
當Vi = 0V時，Qp導通Qn不導通，QP導通時等效
上像一顆電阻RON，但由於Qn不導通，所以：
I Dn I Dp 0
Vo V DD I DP RON V DD
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當Vi = VDD時，Qn導通但Qp不導通，故電源不需提
供任何電流，即功率損耗為零。
當Vi = 0V時，Qp導通且Qn不導通，VDD經由Qp向
輸出端寄生電容C充電。由於Qp的 RON很小，故充
電速度很快。
所以CMOS在功率損耗和速度兩方面都很理想。
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CMOS反相器特性
電壓轉換曲線
假設使用enhancement-type的
MOSFET，Vtn及Vtp 分別表示
Qn及Qp的臨界電壓(Vtn為正值，
Vtp為負值)且Vtn = |Vtp| = Vt 。
Qn：VGS = Vi
VDS = Vo
VGS,eff = Vi Vt
QP： VSG = VDD Vi
VSD = VDD Vo
VSG,eff = VDD Vi Vt
Vo
VOH = VDD
slope = 1
slope = 1
VOL = 0
VIL VIH VDD
Vi
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電壓轉換曲線
理論上我們可以算出在VTC上斜率為 1所對應的兩個
輸入電壓，即VIL及VIH；而正常的輸出高低準位分別為
VOL及VOH ：
V IL
V IH
3V D D 2V t
8
V O L 0V
5V D D 2V t
VO H V D D
8
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雜訊邊距：
N M L V IL V O L
N M H V O H V IH
3V D D 2V t
8
3V D D 2V t
8
CMOS反相器在高低電位有相同的雜訊邊距
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靜態功率損耗：
當Vi = 0V，Vo = VDD，沒有電流由power supply
流出，所以P = 0。
當Vi = VDD，Vo = 0V，由於Qp不導通，同樣沒有
電流由power supply流出，故P = 0。
所以不管輸出電壓在高電位或低電位，整個電
路不消耗任何功率，因此靜態功率損耗為零。
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動態功率損耗 ：
1.
VDD
q C VDD
Qp
Vi
Vo
Qn
當Vi 由VDD 變為0V時，Qp導通
而Qn不導通，所以電源經由Qp
向電容C充電，直到Vo = VDD為
止。此時儲存在C上的電荷量為：
C
2.
每一次轉換期間(Vo由VL VH
VL )，則皆由電源流出q = CVDD
的電荷。假如反相器每秒鐘平
均轉換次數為f，則轉換平均週
期為：
T
1
f
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平均在T時間內有q = CVDD的電荷由電
源流出，故電源的平均電流為：
I
q
T
C VDD
T
所以平均功率損耗為：
2
P VDD I
C VDD
T
f C VDD
2
單位時間內轉換次數愈頻繁，則CMOS
反相器所消耗的功率愈高。
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傳輸延遲：
CMOS反相器的傳輸延遲和輸出端的
等效電容C有關，而C的大小和外接邏
輯閘的個數有關。假設CMOS反相器
外接n個邏輯閘並且每個邏輯閘的輸入
端寄生電容皆相同，則C可以表示為：
VDD
Qp
Vi
Vo
Qn
C = Cout + n Cin
C
Cout：反相器本身輸出端的寄生電容量
Cin：每個外接邏輯閘輸入端的寄生電
容量
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傳輸延遲(tp )：
tp = 0.5(tPLH tPHL)
C
=
2V D D (1.75 3 )
2
(
1
kn
1
)
kp
其中Vtn = |V tp | V DD
tp與VDD成反比而與C成正比，即VDD愈高充電
速度愈快，C愈大充電速度愈慢。但是VDD愈
高則功率損耗愈大，所以功率與速度之間必
須適當取捨。
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延遲－功率乘積(DP)：
2
DP tp P
f C VDD
2(1.75 3 )
2
(
1
kn
1
)
kp
DP和C2 成正比，並隨f及VDD 上升而增加。
由於數位電路的工作頻率f愈來愈高，欲降
低DP值必須降低VDD，所以低電壓一直是IC
設計努力的方向。
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一個數位邏輯閘的輸出端所外接邏輯閘的
個數稱為扇出數(fan- out)。
以BJT邏輯閘為例，外接邏輯閘會影響輸出
電壓，若外接邏輯閘個數太多的話，會造
成邏輯功能不正確，所以通常存在一個最
大的扇出數(maximum fanout)。
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CMOS邏輯閘的輸入端是絕緣體(IG = 0)，所
以外接邏輯閘不會影響輸出電壓，因此理
論上CMOS邏輯閘的fanout可以趨近無限大
對於CMOS來說，當外接的邏輯閘數量增加
時，輸出端的等效電容C隨之增加，結果
tPHL及 tPLH 也隨之上升，造成速度下降。
所以實用上隨不同的速度要求而定，CMOS
邏輯閘的扇出數仍有所限制。
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CMOS邏輯電路
CMOS反或閘(NOR gate)
VDD
A
1.
當A = VH 或B = VH 時，Y = VL。
2.
當A = VL 且B = VL 時，Y = VH。
3.
其邏輯功能為：
B
Y
A
B
Y AB
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CMOS反及閘(NAND gate)
VDD
B
A
Y
A
B
1.
當A = VH 且B = VH 時，Y = VL。
2.
當A = VL 或B = VL 時，Y = VH。
3.
其邏輯功能為：
Y AB
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互斥或閘(XOR gate)
VDD
B
A
_
A
_
B
Y
A
B
_
A
_
B
1.
當(A = VH，B = VL)或(A = V L，
B = VH)，Y = VH。
2.
當(A = VL，B = VL)或(A = VH，
B = VH)，Y = VL。
3.
其邏輯功能為：
Y AB AB
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傳輸閘邏輯電路
將FET 類比開關應用在數位邏輯上：
1.
當B = 1，S2閉合而S1打開，
所以輸出
Y ，即Y的準
A
A
位由輸入信號 所決定。
2.
當B = 0，S1閉合而S2打開，
所以輸出Y = A。
3.
其邏輯功能為：
B
_
A
S2
Y
_
B
A
S1
Y AB B A
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利用傳輸閘邏輯來完成XOR的功能：
B
_
A
Y
S1及S2用類比開關來取代，結
果成為左圖的傳輸閘邏輯電路，
結構顯然比之前用CMOS反相
器的組合簡單。
邏輯功能為：
_
B
A
Y AB B A
B
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反相器的應用
環型振盪器(ring oscillator)
V1
V2
V3
1.
利用反相器存在傳輸延遲，使
得Vo無法隨Vi瞬間改變的特性，
我們可以串接奇數個(n 3)反
相器成為一個環型振盪器，以
產生穩定的方波信號。
2.
如左圖，將三個反相器串接並
將第三個反相器的輸出端接回
第一個反相器的輸入端，形成
一個迴路。這個迴路會自然產
生方波信號。
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假設迴路中有n個反相器(n為奇數且n 3)，
所得到方波信號的週期及頻率分別為：
T 2 nt p
f
1
2nt p
所以在tp 固定的情況下，利用n可以控制頻
率，故ring oscillator是IC中產生方波信號的
簡便方法。
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BJT轉換特性
數位電路的應用上主要將BJT工作在cutoff
及saturation兩個mode
VCC
RC
Vo
Vi
Q
由於PN-junction內部的
電容效應，使得BJT無
法瞬間由cutoff mode轉
換至saturation mode，
反之亦然。
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n+
p
n
+
VBE +
電子流
動方向
一般而言ts >> td，所
以如何降低ts 成為
BJT數位電路設計上
的重要考慮。
VCE
當Vi = VCC，BJT處於saturation
mode 時，其Base充滿大量由Emitter
而來的自由電子，此時Base類似一個
儲存電荷的電容，當Vi瞬間由VCC降為
0V時，原本累積在Base上的電荷並不
會馬上消失，必須等待儲存電荷清除
之後，BJT才會轉變至cutoff mode，
使得Vo = VCC。這段時間稱為儲存時
間(storage time, ts)。
當Vi由0V變成VCC時，由於B-E界面
的電容效應，BJT無法瞬間由 cutoff
mode轉換至saturation mode。必須等
到B-E界面電容充電完成後，BJT才
真正進入 saturation mode。這段時間
延遲便是td。
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簡單BJT反相器
由一顆電晶體和一顆電阻所組成的電路
1.
VCC
當Vi = VH = VCC，Q導通且工
作於saturation mode，
V o V C E ( sat ) 0.2(V )
RC
2.
Vo
Vi
Q
當Vi = VL = 0.2V，Q不導通，
IC = 0，
V o VCC I C RC VCC
由於電阻RC的緣故，簡單BJT
反相器面臨功率損耗和切換速
度兩者無法兼顧的問題。
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在Vi = VCC的情況下，VCC直接跨在B-E
界面，可能造成BJT因電流過大而燒燬，
所以利用一顆額外的電阻RB 隔離Vi 及B
極。使B極電壓VB約等於0.7V 。
VCC
RC
Vo
RB
Vi
Q
左圖的BJT數位電路，主要
由電阻和電晶體所組成，稱
為Resistor-Transistor Logic
(RTL)
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Resistor-Transistor Logic (RTL)
當Vi = VCC時：
IB
IC
Vi V BE
V C C 0.7V
RB
RB
V C C V C E ( sat )
RC
V C C 0.2V
RC
必須適當選擇RB 和RC ，才能使BJT工作在
saturation mode。所以：
IB
IC
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TTL邏輯電路
TTL inverter的標準電路
VCC = 5V
R3
R2 1.6K
當Vi = VH，各個電晶體的工
作模式為：
Q4：inverse active mode
Q3：saturation mode
Q1：saturation mode
Q2：cutoff mode
D：OFF
當Vi = VL(假定VL = 0.2V)，
各電晶體工作模式為：
Q4：saturation mode
Q3：cutoff mode
Q1：cutoff mode
Q2：active mode
D：ON
R4 130
4K
Q2
Vi
Q3
Q4
D
Vo
Q1
VBE(ON) = 0.7V
VCE(sat) = 0.2V
R1
1K
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當Vi = VH，IIH 14.5A是一個很小的電流，
而IIH 是由前級電路所提供。換句話說，Q4
可以降低前級電路的輸出電流，因此增加
前級電路的fanout (前級電路亦為TTL)。
當Vi = VH ，VC4 = 1.4V。當Vi由 VH轉變為VL
的瞬間，由於寄生電容效應所以VC4暫時仍
維持在1.4V，此時Q4處於active mode，造成
大 量 電 流 流 出 Q3 的 B 極 ， 使 Q3 迅 速 由
saturation mode轉為cutoff mode，有效降低
storage time(ts)。
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當Vi = VL，Vo = VH。當Vi由VL轉變為VH 的瞬
間，由於寄生電容效應使Vo仍暫時維持在高
電位，此時Q1處於active mode。由於Q1的B
極電流很大 (2.64mA)，造成很大的 IC(IC =
IB)，可以很快將輸出端寄生電容累積的電
荷放電，使Vo迅速由高電位降為低電位。
在正常情況下，Q2 在active mode 與cutoff
mode間作切換，所以沒有ts的問題，可以快
速轉換。(這是採用此結構的重要因素)
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Q2 和Q1 導通時分別將Vo 提高及拉低，分別
稱為pull-up transistor 及pull-down transistor。
這 種 作 法 稱 為 active pull-up 及 active pulldown，乃是用主動元件(電晶體)來達成電位
改變的設計方法，如此可以加速輸出電位
的轉換。
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TTL特性
電壓轉換曲線
在輸出端不接任何邏輯
閘的情況下：
Vo
3.7V
VOH 3.7V，VOL 0.1V
2.7V
VIH 1.4V，VIL 0.5V
NML = VIL – VOL = 0.4V
0.1V
0.5
1.2 1.4
Vi(V)
NMH = VOH – VIH = 2.3V
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市售標準的TTL IC其規格為：(在輸出端外
接十個邏輯閘的情況下)：
VOH = 2.4V，VOL = 0.4V
VIH = 2V，VIL = 0.8V
NML = VIL – VOL = 0.4V
NMH = VOH – VIH = 0.4V
由此可以看出TTL的特性不及CMOS那麼好。
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TTL族群：
市 面 上 常 見 的 標 準 TTL 積 體 電 路 有 編 號 54
xx(54-系列)及編號74 xx(74-系列)兩個系列。
由於標準TTL的特性不是很好，所以許多類似
的TTL電路陸續被設計出來，以得到更快的速
度或更小的功率損耗。
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ECL邏輯電路
Emitter-Coupled Logic(ECL)設計主要源於一
個很特別的「瓜分電流」的觀念。
VCC
R1
I1 I2 = Io
R2
Vo
S1
1.
若S1“close”，S2“open”，則：
I1 = Io ， I2 = 0
Vo = VCC I2R2 = VCC (高電位)
S2
2.
Io
S1和S2 為開關。假設流經R1、R2
的電流分別為I1和I2，則：
若S1“open”，S2“close”，則：
I1 = 0 ， I2 = Io
Vo = VCC IoR2 (低電位)
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用兩顆BJT來取代兩個開關S1&S2：
VCC
R1
由於Q1和Q2的射極接在一起，且
在active mode時IC 對VBE非常敏感，
假設流經R1、R2的電流分別為I1和
I2 ：
1.
當V1比V2稍大一點(V1 V2 > 0.1V)，
所有電流幾乎都被I1拿走：
R2
Vo
V1
Q1
Q2
V2
2.
Io
I1 Io，I2 0
VCC (VH)2 V1 > 0.1V)，
當V1比VV2o稍小一點(V
所有電流幾乎都由I2分走：
I1 0，I2 Io
Vo= VCC IoR2(VL)
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此 處 兩 顆 BJT 工 作 在 active mode 或 cutoff
mode，故有極快的切換速度。
Vo由兩個輸入電壓差(V1 – V2 )所決定，而更
重要的是：輸出端的高低電壓差(VH VL =
IoR2)是由電流源及電阻決定，而非由電晶體
的VCE所決定。
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ECL反相器
RC1 220RC2 245
Q4
R1 907
Vi
Q1
Q2
RE 779
VR
Q3
D1
R3 6.1
K
VEE(5.2V)
1.
(Q1，Q2，RC1，RC2，RE)
所組成的差動對是主要電
路。
2.
(Q3，D1，D2，R1，R2，
R3)是提供參考電壓VR的
輔助電路。
3.
Q4則是為了提供穩定輸出
電壓的輔助電路。
ECL採用負電源
(0V/5.2V)，以此可有效
降低雜訊影響。
Vo
D2
R2
4.98K
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ECL邏輯電路
ECL反相器—主要利用Q1、Q2組成的差動電路來
達成。Vi是輸入電壓而VR是固定的參考電壓 。
RC1 220RC2 245
Q4
R1 907
Vi
Q1
Q2
RE 779
VR
VEE(5.2V)
Io = IE1 + IE2 IC1 + IC2
Vo
D1
當Vi VR > 0.1V，所有電
流幾乎都流向Q1：
D2
VC1 = IC1 RC1 (低電位)
1.
Q3
R3 6.1
K
假設Io為流經RE的電流：
R2 4.98K
2.
當VR Vi > 0.1V，所有電
流幾乎都流向Q2：
VC1 0V(高電位)
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不管VC1處於高電位或低電位，Q4皆處於導通狀態，
所以：
V o VC 1 0.7V
因此Vo 和 Vi呈反相關係，所以這是一個反相器。
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ECL反相器—
Step1：利用兩個電阻來決定參考電壓VR
1.
當Q2導通時，IB2≠0：
VR = (IR2 + IB2)R1
2.
當Q2不導通時，IB2 = 0：
VR = IR2 R1
R1
IB2
Q2
VR
R2
5.2V
缺點：VR不是很穩
定，容易受IB2的影
響。
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Step2：加上Q3，使得 V R 幾乎不受IB2影響
加上Q3之後：
V R ( I R 2 I B 3 ) R1
R1
I B3
IB3
VR
Q3
Q2
R3
R2
V R
IB2 IR3
1
所以當Q2切換造成IB2變動時，IB3
對應的變動很小 ，使得VR能保持
穩定。
缺點：VBE 會受到溫度影響，
其溫度係數約為 = 2mV/C
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ECL反相器—(完整電路)：
Step3：加上兩顆二極體D1和D2
V R = IR2R2 + VD1 + VD2 – 5.2V
R1
VE2 = IR2 R2 + VD1 + VD2 VBE3
+
Q3
Q2
D1
Io
RE
R3
D2
R2
V R
VBE2 – 5.2V
當溫度改變時，因為二極體導通
電壓的溫度係數與電晶體相同(皆
為 pn-junction) ， 所 以 (VD1 ， VD2)
自動補償(VBE2 ，VBE3)的溫度變化，
使VE2 幾乎不受溫度影響，連帶使
Io及Vo保持穩定。
Slide 55
ECL反相器—輸出電路：
Step1：Q1的C極(VC1)直接作為反相器的輸出
220
RC1
當Vi < VR時，Q1不導通。若(即
未接負載)，
245
RC2
IB4
Vi
Q1
Q2
RE
Io
Vo
VR
RL
5.2V
V o VC 1 0 V
若RL = RC1，
V o 5.2
RL
RC 1 R L
5.2 2.6(V )
缺點：VC1 受RL 的影響
很大，不同負載明顯
影響VC1的準位。
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ECL反相器—(完整電路)：
Step2：加上Q4，大幅降低RL對Vo的影響
RC1
當Vi < VR時，Q1不導通。
若 R L ，IB4 = 0：
RC2
IB4
Vi
Q1
Q2
VC1 = IB4RC1 = 0
Q4
Vo
VR
若RL = RC1，IB4 0，但因為IB4
很小：
VC1 = IB4RC1 0V
RL
RE
5.2V
VC1 幾乎不受 RL 影響，
也代表Vo 幾乎不受RL
影響 。
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ECL邏輯電路
電路分析(假設BJT和diode的導通電壓皆為
0.7V )：
利用R1、R2可以決定VR，所以可以利用不同的
電阻值來獲得所要的電壓準位。
在給定元件值的情況下，其高低準位對應的電
壓可以很容易算出來。
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ECL規格
Motorola MECL系列ECL邏輯電路的規格：
VOL 1.63V ， VOH 0.98V
V IL 1.475V ， V IH 1.105V
N M L 0.155V ， N M H 0.125V
DP 10 ( ns mW )
由此可以看出ECL只要很小的輸入電壓變動便將電流完
全轉移，加上電晶體在active mode/cutoff mode切換，
故能在極短時間內完成轉換。
Slide 59
ECL的缺點：
由於微小電壓就能使輸出改變準位，故易受雜訊干擾，
即雜訊邊距(noise margin)較小。
由於不管Vo在高準位或低準位，皆有電晶體處於導通狀
態，所以功率損耗大。
Slide 60
V R
ECL邏輯電路
雙輸入或閘／反或閘(two-input OR/NOR
gate)
它基本上與ECL反相器類似，
RC1
只是有兩個輸入(A，B)及兩個
輸出(Y，Y' )
RC2
其邏輯功能為：
Y
Y'
A
B
QR
RE
VR
Y AB
Y A B
即OR/NOR gate的功能。
由此可以看出ECL的差動結構
先天存在兩個反相的輸出，電
路本身比TTL富彈性。
Slide 61
BiCMOS邏輯電路
BiCMOS的設計理念是集BJT能瞬間提
供大電流以降低傳輸延遲，以及CMOS
低功率損耗、高輸入電阻及雜訊間距大
的優點於一身，以造就一個更好的邏輯
家族。
當然缺點是必須將兩種元件一起製作，
所以電路設計及製作上比較複雜。
Slide 62
BiCMOS邏輯電路
BiCMOS反相電路
主要利用CMOS的高輸入電阻特性作為輸入端，而利用
BJT高電流特性作為輸出端：
VDD
1. Vi = VL：
QP導通Qn不導通，QP等效上
像一顆小電阻將Q1的B極連到
VDD，所以Q1導通並將Vo 提升
至高電位(V H)。
Qp
Q1
Vi
Vo
Qn
Q2
2.
Vi = V H：
Qn導通QP不導通，Qn等效上
像一顆小電阻將Q2的B極連到
Vo。若Vo處於高電位會迫使Q2
導通，結果將使Vo 降至低電
位(V L)。
Slide 63
BiCMOS的缺點：
由於BJT的特性，導致VH無法達到VDD(QP導通時，
在Vo上升至VDD之前，Q1已經關閉)，而其VL也無法
降至0V(Qn導通時，在Vo下降至0V之前，Q2已經關
閉)。
由於Q1和Q2的B極沒有適當放電路徑，所以它們的
切換速度不像 TTL那麼快，連帶影響傳輸延遲。
電子電路與實習
Chapter 8
數位電路
四技一年級下學期
授課教師：任才俊
Slide 2
數位反相器
數位反相器的電路符號
Vi
Vo
假設VH 代表數位電路的
高電位，而VL代表低電位，
則反相器的功能是將輸入
信號反相：
當Vi = VH，Vo = VL。
當Vi = VL，Vo = VH。
Slide 3
典型的反相器輸入電壓與輸出電壓的關
係 圖 ， 稱 為 電 壓 轉 換 曲 線 (Voltage
Transfer Curve, VTC)
Vo
slope = 1
VOH
slope = 1
1.
VOL：正常低電位輸出電壓，
對應輸入電壓Vi = VOH。
2.
VOH：正常高電位輸出電壓，
對應輸入電壓Vi = VOL。
3.
VIL ：可容許之最大低電位輸
入電壓。
4.
VIH：可容許之最小高電位輸
入電壓。
VOL
VOL VIL
VIH
VOH
Vi
Slide 4
VIH 及VIL定義為VTC中斜率等於 –1所對應
的兩個輸入電壓 。
當 V i V IL 或 Vi V IH ，反相電路皆能正確將
輸入電壓反相。
當 V IL Vi V IH 則進入模糊區間，此時反
相電路無法將輸入電壓正確反相，是實際
應用時必須避免發生的情況。
Slide 5
雜訊邊距
低電位雜訊邊距(low-level noise margin)：
N M L V IL V O L
高電位雜訊邊距(high-level noise margin)：
N M H VOH V IH
實用上NMH 及NML愈大，表示電路愈不容易受雜訊影
響，即電路愈穩定。
Slide 6
傳輸延遲
1.
Vi
VOH
tPHL (high-to-low propagation
delay)：
輸入方波信號轉換電壓後，直
到輸出信號由高電位(VOH)下降
至 (V V ) 所需的時間。
OH
VOL
2
t
2.
VOH
(VOH+VOL)/2
VOL
tPHL
tPLH
OL
tPLH (low-to-high propagation
delay)：
輸入方波信號轉換電壓後，直
到輸出信號由低電位(VOL)上升
至 (V V ) 所需的時間。
OH
OL
2
Slide 7
傳輸延遲
整體電路的傳輸延遲(tp)則取其平均值：
tP
t PHL t PLH
2
tp愈小代表元件的反應速度愈快，表示單位時間內能處
理的資料量愈大。
Slide 8
功率損耗
靜 態 功 率 損 耗 (static power consumption) ：
是指輸出端穩定地處於高電位或低電位時，電路
所消耗的功率。
動 態 功 率 損 耗 (dynamic power consumption) ：
是指輸出端在高低電位轉換期間，電路所消耗的
功率。
CMOS反相器的靜態功率損耗為零，是它的一大
優點。
Slide 9
延遲－功率乘積(delay-power product)：
DP tP P
這個參數讓工程師能以客觀的方式，來比
較不同電路在速度及功率兩方面合併考量
下的優劣。因此以新的技術或設計降低 DP
值才是工程師努力的方向。
Slide 10
簡單FET反相器
由一顆N-channel FET加一電阻R所組成：
1.
VDD
R
Vo V DD
Vo
Vi
當Vi = VDD(高電位)時，FET導通
且工作在triode mode，等效上像
一顆電阻(RON)。假如 R R ON
2.
RO N
R RO N
0
當Vi = 0V(低電位)時，FET處於
cutoff mode，I D 0
Vo V D D I D R V D D
Slide 11
當Vi = VDD時，Vo 0V，此時電路
消耗的功率為：
VDD
R
P ON
Vo
Vi
I
Vi
PO N PO F F
2
R
Vo
C
2
R
而當Vi = 0V時，ID = 0，電路不消耗
功率，POFF = 0。故其平均消耗功率
為：
P
VDD
V DD
V DD
2
2R
另一方面當Vi由VDD轉變為0V，使得
Vo由0V轉變為VDD時，由於輸出端存
在寄生電容(C)，VDD經由R向C充電，
顯然R愈大充電時間愈長，即Vo由
0V上升至VDD的時間愈長，造成轉
換速度變慢。
Slide 12
從功率損耗上考量，我們希望R愈大愈好；
從速度上考量，我們希望R愈小愈好；所以
FET反相器在實用上卻面臨功率損耗和速度
兩者無法兼顧的困境。
Slide 13
天才設計-CMOS反相器
由N-channel MOSFET及 P-channel MOSFET
組合而成，兩者具有互補作用，故稱為
Complementary MOS(CMOS)。
VDD
Qp
Vi
Vo
Qn
用一顆P-channel
MOSFET取代簡
單反相器中的R
Slide 14
CMOS反相器的工作原理：
當Vi = VDD時，Qn導通Qp不導通，Qn等效上像一
顆 電 阻 RON ， 但 由 於 Qp 不 導 通 ， 所 以 ：
I Dn I Dp 0
Vo I D n RO N 0
當Vi = 0V時，Qp導通Qn不導通，QP導通時等效
上像一顆電阻RON，但由於Qn不導通，所以：
I Dn I Dp 0
Vo V DD I DP RON V DD
Slide 15
當Vi = VDD時，Qn導通但Qp不導通，故電源不需提
供任何電流，即功率損耗為零。
當Vi = 0V時，Qp導通且Qn不導通，VDD經由Qp向
輸出端寄生電容C充電。由於Qp的 RON很小，故充
電速度很快。
所以CMOS在功率損耗和速度兩方面都很理想。
Slide 16
CMOS反相器特性
電壓轉換曲線
假設使用enhancement-type的
MOSFET，Vtn及Vtp 分別表示
Qn及Qp的臨界電壓(Vtn為正值，
Vtp為負值)且Vtn = |Vtp| = Vt 。
Qn：VGS = Vi
VDS = Vo
VGS,eff = Vi Vt
QP： VSG = VDD Vi
VSD = VDD Vo
VSG,eff = VDD Vi Vt
Vo
VOH = VDD
slope = 1
slope = 1
VOL = 0
VIL VIH VDD
Vi
Slide 17
電壓轉換曲線
理論上我們可以算出在VTC上斜率為 1所對應的兩個
輸入電壓，即VIL及VIH；而正常的輸出高低準位分別為
VOL及VOH ：
V IL
V IH
3V D D 2V t
8
V O L 0V
5V D D 2V t
VO H V D D
8
Slide 18
雜訊邊距：
N M L V IL V O L
N M H V O H V IH
3V D D 2V t
8
3V D D 2V t
8
CMOS反相器在高低電位有相同的雜訊邊距
Slide 19
靜態功率損耗：
當Vi = 0V，Vo = VDD，沒有電流由power supply
流出，所以P = 0。
當Vi = VDD，Vo = 0V，由於Qp不導通，同樣沒有
電流由power supply流出，故P = 0。
所以不管輸出電壓在高電位或低電位，整個電
路不消耗任何功率，因此靜態功率損耗為零。
Slide 20
動態功率損耗 ：
1.
VDD
q C VDD
Qp
Vi
Vo
Qn
當Vi 由VDD 變為0V時，Qp導通
而Qn不導通，所以電源經由Qp
向電容C充電，直到Vo = VDD為
止。此時儲存在C上的電荷量為：
C
2.
每一次轉換期間(Vo由VL VH
VL )，則皆由電源流出q = CVDD
的電荷。假如反相器每秒鐘平
均轉換次數為f，則轉換平均週
期為：
T
1
f
Slide 21
平均在T時間內有q = CVDD的電荷由電
源流出，故電源的平均電流為：
I
q
T
C VDD
T
所以平均功率損耗為：
2
P VDD I
C VDD
T
f C VDD
2
單位時間內轉換次數愈頻繁，則CMOS
反相器所消耗的功率愈高。
Slide 22
傳輸延遲：
CMOS反相器的傳輸延遲和輸出端的
等效電容C有關，而C的大小和外接邏
輯閘的個數有關。假設CMOS反相器
外接n個邏輯閘並且每個邏輯閘的輸入
端寄生電容皆相同，則C可以表示為：
VDD
Qp
Vi
Vo
Qn
C = Cout + n Cin
C
Cout：反相器本身輸出端的寄生電容量
Cin：每個外接邏輯閘輸入端的寄生電
容量
Slide 23
傳輸延遲(tp )：
tp = 0.5(tPLH tPHL)
C
=
2V D D (1.75 3 )
2
(
1
kn
1
)
kp
其中Vtn = |V tp | V DD
tp與VDD成反比而與C成正比，即VDD愈高充電
速度愈快，C愈大充電速度愈慢。但是VDD愈
高則功率損耗愈大，所以功率與速度之間必
須適當取捨。
Slide 24
延遲－功率乘積(DP)：
2
DP tp P
f C VDD
2(1.75 3 )
2
(
1
kn
1
)
kp
DP和C2 成正比，並隨f及VDD 上升而增加。
由於數位電路的工作頻率f愈來愈高，欲降
低DP值必須降低VDD，所以低電壓一直是IC
設計努力的方向。
Slide 25
一個數位邏輯閘的輸出端所外接邏輯閘的
個數稱為扇出數(fan- out)。
以BJT邏輯閘為例，外接邏輯閘會影響輸出
電壓，若外接邏輯閘個數太多的話，會造
成邏輯功能不正確，所以通常存在一個最
大的扇出數(maximum fanout)。
Slide 26
CMOS邏輯閘的輸入端是絕緣體(IG = 0)，所
以外接邏輯閘不會影響輸出電壓，因此理
論上CMOS邏輯閘的fanout可以趨近無限大
對於CMOS來說，當外接的邏輯閘數量增加
時，輸出端的等效電容C隨之增加，結果
tPHL及 tPLH 也隨之上升，造成速度下降。
所以實用上隨不同的速度要求而定，CMOS
邏輯閘的扇出數仍有所限制。
Slide 27
CMOS邏輯電路
CMOS反或閘(NOR gate)
VDD
A
1.
當A = VH 或B = VH 時，Y = VL。
2.
當A = VL 且B = VL 時，Y = VH。
3.
其邏輯功能為：
B
Y
A
B
Y AB
Slide 28
CMOS反及閘(NAND gate)
VDD
B
A
Y
A
B
1.
當A = VH 且B = VH 時，Y = VL。
2.
當A = VL 或B = VL 時，Y = VH。
3.
其邏輯功能為：
Y AB
Slide 29
互斥或閘(XOR gate)
VDD
B
A
_
A
_
B
Y
A
B
_
A
_
B
1.
當(A = VH，B = VL)或(A = V L，
B = VH)，Y = VH。
2.
當(A = VL，B = VL)或(A = VH，
B = VH)，Y = VL。
3.
其邏輯功能為：
Y AB AB
Slide 30
傳輸閘邏輯電路
將FET 類比開關應用在數位邏輯上：
1.
當B = 1，S2閉合而S1打開，
所以輸出
Y ，即Y的準
A
A
位由輸入信號 所決定。
2.
當B = 0，S1閉合而S2打開，
所以輸出Y = A。
3.
其邏輯功能為：
B
_
A
S2
Y
_
B
A
S1
Y AB B A
Slide 31
利用傳輸閘邏輯來完成XOR的功能：
B
_
A
Y
S1及S2用類比開關來取代，結
果成為左圖的傳輸閘邏輯電路，
結構顯然比之前用CMOS反相
器的組合簡單。
邏輯功能為：
_
B
A
Y AB B A
B
Slide 32
反相器的應用
環型振盪器(ring oscillator)
V1
V2
V3
1.
利用反相器存在傳輸延遲，使
得Vo無法隨Vi瞬間改變的特性，
我們可以串接奇數個(n 3)反
相器成為一個環型振盪器，以
產生穩定的方波信號。
2.
如左圖，將三個反相器串接並
將第三個反相器的輸出端接回
第一個反相器的輸入端，形成
一個迴路。這個迴路會自然產
生方波信號。
Slide 33
假設迴路中有n個反相器(n為奇數且n 3)，
所得到方波信號的週期及頻率分別為：
T 2 nt p
f
1
2nt p
所以在tp 固定的情況下，利用n可以控制頻
率，故ring oscillator是IC中產生方波信號的
簡便方法。
Slide 34
BJT轉換特性
數位電路的應用上主要將BJT工作在cutoff
及saturation兩個mode
VCC
RC
Vo
Vi
Q
由於PN-junction內部的
電容效應，使得BJT無
法瞬間由cutoff mode轉
換至saturation mode，
反之亦然。
Slide 35
n+
p
n
+
VBE +
電子流
動方向
一般而言ts >> td，所
以如何降低ts 成為
BJT數位電路設計上
的重要考慮。
VCE
當Vi = VCC，BJT處於saturation
mode 時，其Base充滿大量由Emitter
而來的自由電子，此時Base類似一個
儲存電荷的電容，當Vi瞬間由VCC降為
0V時，原本累積在Base上的電荷並不
會馬上消失，必須等待儲存電荷清除
之後，BJT才會轉變至cutoff mode，
使得Vo = VCC。這段時間稱為儲存時
間(storage time, ts)。
當Vi由0V變成VCC時，由於B-E界面
的電容效應，BJT無法瞬間由 cutoff
mode轉換至saturation mode。必須等
到B-E界面電容充電完成後，BJT才
真正進入 saturation mode。這段時間
延遲便是td。
Slide 36
簡單BJT反相器
由一顆電晶體和一顆電阻所組成的電路
1.
VCC
當Vi = VH = VCC，Q導通且工
作於saturation mode，
V o V C E ( sat ) 0.2(V )
RC
2.
Vo
Vi
Q
當Vi = VL = 0.2V，Q不導通，
IC = 0，
V o VCC I C RC VCC
由於電阻RC的緣故，簡單BJT
反相器面臨功率損耗和切換速
度兩者無法兼顧的問題。
Slide 37
在Vi = VCC的情況下，VCC直接跨在B-E
界面，可能造成BJT因電流過大而燒燬，
所以利用一顆額外的電阻RB 隔離Vi 及B
極。使B極電壓VB約等於0.7V 。
VCC
RC
Vo
RB
Vi
Q
左圖的BJT數位電路，主要
由電阻和電晶體所組成，稱
為Resistor-Transistor Logic
(RTL)
Slide 38
Resistor-Transistor Logic (RTL)
當Vi = VCC時：
IB
IC
Vi V BE
V C C 0.7V
RB
RB
V C C V C E ( sat )
RC
V C C 0.2V
RC
必須適當選擇RB 和RC ，才能使BJT工作在
saturation mode。所以：
IB
IC
Slide 39
TTL邏輯電路
TTL inverter的標準電路
VCC = 5V
R3
R2 1.6K
當Vi = VH，各個電晶體的工
作模式為：
Q4：inverse active mode
Q3：saturation mode
Q1：saturation mode
Q2：cutoff mode
D：OFF
當Vi = VL(假定VL = 0.2V)，
各電晶體工作模式為：
Q4：saturation mode
Q3：cutoff mode
Q1：cutoff mode
Q2：active mode
D：ON
R4 130
4K
Q2
Vi
Q3
Q4
D
Vo
Q1
VBE(ON) = 0.7V
VCE(sat) = 0.2V
R1
1K
Slide 40
當Vi = VH，IIH 14.5A是一個很小的電流，
而IIH 是由前級電路所提供。換句話說，Q4
可以降低前級電路的輸出電流，因此增加
前級電路的fanout (前級電路亦為TTL)。
當Vi = VH ，VC4 = 1.4V。當Vi由 VH轉變為VL
的瞬間，由於寄生電容效應所以VC4暫時仍
維持在1.4V，此時Q4處於active mode，造成
大 量 電 流 流 出 Q3 的 B 極 ， 使 Q3 迅 速 由
saturation mode轉為cutoff mode，有效降低
storage time(ts)。
Slide 41
當Vi = VL，Vo = VH。當Vi由VL轉變為VH 的瞬
間，由於寄生電容效應使Vo仍暫時維持在高
電位，此時Q1處於active mode。由於Q1的B
極電流很大 (2.64mA)，造成很大的 IC(IC =
IB)，可以很快將輸出端寄生電容累積的電
荷放電，使Vo迅速由高電位降為低電位。
在正常情況下，Q2 在active mode 與cutoff
mode間作切換，所以沒有ts的問題，可以快
速轉換。(這是採用此結構的重要因素)
Slide 42
Q2 和Q1 導通時分別將Vo 提高及拉低，分別
稱為pull-up transistor 及pull-down transistor。
這 種 作 法 稱 為 active pull-up 及 active pulldown，乃是用主動元件(電晶體)來達成電位
改變的設計方法，如此可以加速輸出電位
的轉換。
Slide 43
TTL特性
電壓轉換曲線
在輸出端不接任何邏輯
閘的情況下：
Vo
3.7V
VOH 3.7V，VOL 0.1V
2.7V
VIH 1.4V，VIL 0.5V
NML = VIL – VOL = 0.4V
0.1V
0.5
1.2 1.4
Vi(V)
NMH = VOH – VIH = 2.3V
Slide 44
市售標準的TTL IC其規格為：(在輸出端外
接十個邏輯閘的情況下)：
VOH = 2.4V，VOL = 0.4V
VIH = 2V，VIL = 0.8V
NML = VIL – VOL = 0.4V
NMH = VOH – VIH = 0.4V
由此可以看出TTL的特性不及CMOS那麼好。
Slide 45
TTL族群：
市 面 上 常 見 的 標 準 TTL 積 體 電 路 有 編 號 54
xx(54-系列)及編號74 xx(74-系列)兩個系列。
由於標準TTL的特性不是很好，所以許多類似
的TTL電路陸續被設計出來，以得到更快的速
度或更小的功率損耗。
Slide 46
ECL邏輯電路
Emitter-Coupled Logic(ECL)設計主要源於一
個很特別的「瓜分電流」的觀念。
VCC
R1
I1 I2 = Io
R2
Vo
S1
1.
若S1“close”，S2“open”，則：
I1 = Io ， I2 = 0
Vo = VCC I2R2 = VCC (高電位)
S2
2.
Io
S1和S2 為開關。假設流經R1、R2
的電流分別為I1和I2，則：
若S1“open”，S2“close”，則：
I1 = 0 ， I2 = Io
Vo = VCC IoR2 (低電位)
Slide 47
用兩顆BJT來取代兩個開關S1&S2：
VCC
R1
由於Q1和Q2的射極接在一起，且
在active mode時IC 對VBE非常敏感，
假設流經R1、R2的電流分別為I1和
I2 ：
1.
當V1比V2稍大一點(V1 V2 > 0.1V)，
所有電流幾乎都被I1拿走：
R2
Vo
V1
Q1
Q2
V2
2.
Io
I1 Io，I2 0
VCC (VH)2 V1 > 0.1V)，
當V1比VV2o稍小一點(V
所有電流幾乎都由I2分走：
I1 0，I2 Io
Vo= VCC IoR2(VL)
Slide 48
此 處 兩 顆 BJT 工 作 在 active mode 或 cutoff
mode，故有極快的切換速度。
Vo由兩個輸入電壓差(V1 – V2 )所決定，而更
重要的是：輸出端的高低電壓差(VH VL =
IoR2)是由電流源及電阻決定，而非由電晶體
的VCE所決定。
Slide 49
ECL反相器
RC1 220RC2 245
Q4
R1 907
Vi
Q1
Q2
RE 779
VR
Q3
D1
R3 6.1
K
VEE(5.2V)
1.
(Q1，Q2，RC1，RC2，RE)
所組成的差動對是主要電
路。
2.
(Q3，D1，D2，R1，R2，
R3)是提供參考電壓VR的
輔助電路。
3.
Q4則是為了提供穩定輸出
電壓的輔助電路。
ECL採用負電源
(0V/5.2V)，以此可有效
降低雜訊影響。
Vo
D2
R2
4.98K
Slide 50
ECL邏輯電路
ECL反相器—主要利用Q1、Q2組成的差動電路來
達成。Vi是輸入電壓而VR是固定的參考電壓 。
RC1 220RC2 245
Q4
R1 907
Vi
Q1
Q2
RE 779
VR
VEE(5.2V)
Io = IE1 + IE2 IC1 + IC2
Vo
D1
當Vi VR > 0.1V，所有電
流幾乎都流向Q1：
D2
VC1 = IC1 RC1 (低電位)
1.
Q3
R3 6.1
K
假設Io為流經RE的電流：
R2 4.98K
2.
當VR Vi > 0.1V，所有電
流幾乎都流向Q2：
VC1 0V(高電位)
Slide 51
不管VC1處於高電位或低電位，Q4皆處於導通狀態，
所以：
V o VC 1 0.7V
因此Vo 和 Vi呈反相關係，所以這是一個反相器。
Slide 52
ECL反相器—
Step1：利用兩個電阻來決定參考電壓VR
1.
當Q2導通時，IB2≠0：
VR = (IR2 + IB2)R1
2.
當Q2不導通時，IB2 = 0：
VR = IR2 R1
R1
IB2
Q2
VR
R2
5.2V
缺點：VR不是很穩
定，容易受IB2的影
響。
Slide 53
Step2：加上Q3，使得 V R 幾乎不受IB2影響
加上Q3之後：
V R ( I R 2 I B 3 ) R1
R1
I B3
IB3
VR
Q3
Q2
R3
R2
V R
IB2 IR3
1
所以當Q2切換造成IB2變動時，IB3
對應的變動很小 ，使得VR能保持
穩定。
缺點：VBE 會受到溫度影響，
其溫度係數約為 = 2mV/C
Slide 54
ECL反相器—(完整電路)：
Step3：加上兩顆二極體D1和D2
V R = IR2R2 + VD1 + VD2 – 5.2V
R1
VE2 = IR2 R2 + VD1 + VD2 VBE3
+
Q3
Q2
D1
Io
RE
R3
D2
R2
V R
VBE2 – 5.2V
當溫度改變時，因為二極體導通
電壓的溫度係數與電晶體相同(皆
為 pn-junction) ， 所 以 (VD1 ， VD2)
自動補償(VBE2 ，VBE3)的溫度變化，
使VE2 幾乎不受溫度影響，連帶使
Io及Vo保持穩定。
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ECL反相器—輸出電路：
Step1：Q1的C極(VC1)直接作為反相器的輸出
220
RC1
當Vi < VR時，Q1不導通。若(即
未接負載)，
245
RC2
IB4
Vi
Q1
Q2
RE
Io
Vo
VR
RL
5.2V
V o VC 1 0 V
若RL = RC1，
V o 5.2
RL
RC 1 R L
5.2 2.6(V )
缺點：VC1 受RL 的影響
很大，不同負載明顯
影響VC1的準位。
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ECL反相器—(完整電路)：
Step2：加上Q4，大幅降低RL對Vo的影響
RC1
當Vi < VR時，Q1不導通。
若 R L ，IB4 = 0：
RC2
IB4
Vi
Q1
Q2
VC1 = IB4RC1 = 0
Q4
Vo
VR
若RL = RC1，IB4 0，但因為IB4
很小：
VC1 = IB4RC1 0V
RL
RE
5.2V
VC1 幾乎不受 RL 影響，
也代表Vo 幾乎不受RL
影響 。
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ECL邏輯電路
電路分析(假設BJT和diode的導通電壓皆為
0.7V )：
利用R1、R2可以決定VR，所以可以利用不同的
電阻值來獲得所要的電壓準位。
在給定元件值的情況下，其高低準位對應的電
壓可以很容易算出來。
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ECL規格
Motorola MECL系列ECL邏輯電路的規格：
VOL 1.63V ， VOH 0.98V
V IL 1.475V ， V IH 1.105V
N M L 0.155V ， N M H 0.125V
DP 10 ( ns mW )
由此可以看出ECL只要很小的輸入電壓變動便將電流完
全轉移，加上電晶體在active mode/cutoff mode切換，
故能在極短時間內完成轉換。
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ECL的缺點：
由於微小電壓就能使輸出改變準位，故易受雜訊干擾，
即雜訊邊距(noise margin)較小。
由於不管Vo在高準位或低準位，皆有電晶體處於導通狀
態，所以功率損耗大。
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V R
ECL邏輯電路
雙輸入或閘／反或閘(two-input OR/NOR
gate)
它基本上與ECL反相器類似，
RC1
只是有兩個輸入(A，B)及兩個
輸出(Y，Y' )
RC2
其邏輯功能為：
Y
Y'
A
B
QR
RE
VR
Y AB
Y A B
即OR/NOR gate的功能。
由此可以看出ECL的差動結構
先天存在兩個反相的輸出，電
路本身比TTL富彈性。
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BiCMOS邏輯電路
BiCMOS的設計理念是集BJT能瞬間提
供大電流以降低傳輸延遲，以及CMOS
低功率損耗、高輸入電阻及雜訊間距大
的優點於一身，以造就一個更好的邏輯
家族。
當然缺點是必須將兩種元件一起製作，
所以電路設計及製作上比較複雜。
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BiCMOS邏輯電路
BiCMOS反相電路
主要利用CMOS的高輸入電阻特性作為輸入端，而利用
BJT高電流特性作為輸出端：
VDD
1. Vi = VL：
QP導通Qn不導通，QP等效上
像一顆小電阻將Q1的B極連到
VDD，所以Q1導通並將Vo 提升
至高電位(V H)。
Qp
Q1
Vi
Vo
Qn
Q2
2.
Vi = V H：
Qn導通QP不導通，Qn等效上
像一顆小電阻將Q2的B極連到
Vo。若Vo處於高電位會迫使Q2
導通，結果將使Vo 降至低電
位(V L)。
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BiCMOS的缺點：
由於BJT的特性，導致VH無法達到VDD(QP導通時，
在Vo上升至VDD之前，Q1已經關閉)，而其VL也無法
降至0V(Qn導通時，在Vo下降至0V之前，Q2已經關
閉)。
由於Q1和Q2的B極沒有適當放電路徑，所以它們的
切換速度不像 TTL那麼快，連帶影響傳輸延遲。