µP - 68000 David Saint-Mellion Organisation interne Processeur 32 bits en interne : 8 registres de Données D7 -D0 de 32 bits Adressage sur 24 bits.
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µP - 68000
David Saint-Mellion
Organisation interne
Processeur 32 bits en interne : 8
registres de Données D7 -D0 de
32 bits
Adressage sur 24 bits (16 Mo).
Registres Adresses 32 bits
PC : Compteur Programme, pointe sur
l’adresse de l ’instruction suivante.
USP - SSP - A7 : pointeurs de pile. A7
contient le pointeur de pile de l ’état
courant
A0 - A6 : 7 registres adresses banalisés
Transfert - bus Adresses-Données
Bus Données de 16 lignes
D15 - D0. Transfert en 2
passes des objets de 32
bits.
Alignement Gros Boutiste.
L’octet bas stocké à une
adresse impaire.
Ne supporte que le mode
aligné - IT « Erreur
d ’adresse »
Bus Adresses 23 lignes A23 - A1.
La ligne A0 non distribuée.
µ P 68000
D15 -D8
8
D7 -D0
A23 - A1
/ UDS / LDS
8
23
Mémoire
Haute
Mémoire
Basse
@ paire
@ impaire
/UDS et /LDS informations de
validation bus Données Haut
et Bus Données Bas.
Protocole Principe
R/W
Le protocole est asynchrone avec
poignée de main
µP
/AS=0
Composant
/DTACK=0
• Le µP marque le début de
l ’échange en validant /AS
Poignée de Main
/AS
• Le composant signale qu’il
s’est acquitté des Données
en validant /DTACK
• R/W sens de transfert
R/W = «1» lecture
R/W = «0» écriture
t
/DTACK
t
La poignée de main :
• /AS - Address Strobe
• /DTACK Data Transfer Acknowledge
Protocole - Chien de garde
Le protocole peut être bloquant
si le composant ne valide pas
/DTACK.
Un chien de garde surveille
la durée du cycle bus. Il
est actif lorsque /AS=0
Si le temps du cycle est
trop long, le chien de
garde active la
borne /BERR du µP
qui produit l’IT
« Erreur de Bus ».
/AS=0
µP
/BERR
Chien de
Garde
cycle bus trop longue
/BERR =0
IT « Bus Erreur
/AS
Chien de
garde
activé
Composant
Chien de
garde
activé
Chien de
garde
activé
t
Le Reset - Initialisation du µP
Au Reset, le µp prélève dans
la table des vecteurs :
• La valeur du pointeur de
pile superviseur à l’@ «0»
µP 68000
Table des vecteurs
4 - @ 1ère instruction
0 - pointeur de Pile
PC
SSP
• La valeur de l’adresse de la
1ère instruction à l’@ «4»
/HALT /RESET
µP 68000
Le Reset se produit lorsque
/HALT et /RESET passent
à «1» après un temps mini
de 100 ms à «0»
t
T > 100ms
/HALT
/RESET
L’information /HALT et /RESET est élaborée à partir de la
présence de l ’alimentation ou de l’état d ’un B.P. RAZ
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µP - 68000
David Saint-Mellion
Organisation interne
Processeur 32 bits en interne : 8
registres de Données D7 -D0 de
32 bits
Adressage sur 24 bits (16 Mo).
Registres Adresses 32 bits
PC : Compteur Programme, pointe sur
l’adresse de l ’instruction suivante.
USP - SSP - A7 : pointeurs de pile. A7
contient le pointeur de pile de l ’état
courant
A0 - A6 : 7 registres adresses banalisés
Transfert - bus Adresses-Données
Bus Données de 16 lignes
D15 - D0. Transfert en 2
passes des objets de 32
bits.
Alignement Gros Boutiste.
L’octet bas stocké à une
adresse impaire.
Ne supporte que le mode
aligné - IT « Erreur
d ’adresse »
Bus Adresses 23 lignes A23 - A1.
La ligne A0 non distribuée.
µ P 68000
D15 -D8
8
D7 -D0
A23 - A1
/ UDS / LDS
8
23
Mémoire
Haute
Mémoire
Basse
@ paire
@ impaire
/UDS et /LDS informations de
validation bus Données Haut
et Bus Données Bas.
Protocole Principe
R/W
Le protocole est asynchrone avec
poignée de main
µP
/AS=0
Composant
/DTACK=0
• Le µP marque le début de
l ’échange en validant /AS
Poignée de Main
/AS
• Le composant signale qu’il
s’est acquitté des Données
en validant /DTACK
• R/W sens de transfert
R/W = «1» lecture
R/W = «0» écriture
t
/DTACK
t
La poignée de main :
• /AS - Address Strobe
• /DTACK Data Transfer Acknowledge
Protocole - Chien de garde
Le protocole peut être bloquant
si le composant ne valide pas
/DTACK.
Un chien de garde surveille
la durée du cycle bus. Il
est actif lorsque /AS=0
Si le temps du cycle est
trop long, le chien de
garde active la
borne /BERR du µP
qui produit l’IT
« Erreur de Bus ».
/AS=0
µP
/BERR
Chien de
Garde
cycle bus trop longue
/BERR =0
IT « Bus Erreur
/AS
Chien de
garde
activé
Composant
Chien de
garde
activé
Chien de
garde
activé
t
Le Reset - Initialisation du µP
Au Reset, le µp prélève dans
la table des vecteurs :
• La valeur du pointeur de
pile superviseur à l’@ «0»
µP 68000
Table des vecteurs
4 - @ 1ère instruction
0 - pointeur de Pile
PC
SSP
• La valeur de l’adresse de la
1ère instruction à l’@ «4»
/HALT /RESET
µP 68000
Le Reset se produit lorsque
/HALT et /RESET passent
à «1» après un temps mini
de 100 ms à «0»
t
T > 100ms
/HALT
/RESET
L’information /HALT et /RESET est élaborée à partir de la
présence de l ’alimentation ou de l’état d ’un B.P. RAZ
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Organisation interne
Processeur 32 bits en interne : 8
registres de Données D7 -D0 de
32 bits
Adressage sur 24 bits (16 Mo).
Registres Adresses 32 bits
PC : Compteur Programme, pointe sur
l’adresse de l ’instruction suivante.
USP - SSP - A7 : pointeurs de pile. A7
contient le pointeur de pile de l ’état
courant
A0 - A6 : 7 registres adresses banalisés
Transfert - bus Adresses-Données
Bus Données de 16 lignes
D15 - D0. Transfert en 2
passes des objets de 32
bits.
Alignement Gros Boutiste.
L’octet bas stocké à une
adresse impaire.
Ne supporte que le mode
aligné - IT « Erreur
d ’adresse »
Bus Adresses 23 lignes A23 - A1.
La ligne A0 non distribuée.
µ P 68000
D15 -D8
8
D7 -D0
A23 - A1
/ UDS / LDS
8
23
Mémoire
Haute
Mémoire
Basse
@ paire
@ impaire
/UDS et /LDS informations de
validation bus Données Haut
et Bus Données Bas.
Protocole Principe
R/W
Le protocole est asynchrone avec
poignée de main
µP
/AS=0
Composant
/DTACK=0
• Le µP marque le début de
l ’échange en validant /AS
Poignée de Main
/AS
• Le composant signale qu’il
s’est acquitté des Données
en validant /DTACK
• R/W sens de transfert
R/W = «1» lecture
R/W = «0» écriture
t
/DTACK
t
La poignée de main :
• /AS - Address Strobe
• /DTACK Data Transfer Acknowledge
Protocole - Chien de garde
Le protocole peut être bloquant
si le composant ne valide pas
/DTACK.
Un chien de garde surveille
la durée du cycle bus. Il
est actif lorsque /AS=0
Si le temps du cycle est
trop long, le chien de
garde active la
borne /BERR du µP
qui produit l’IT
« Erreur de Bus ».
/AS=0
µP
/BERR
Chien de
Garde
cycle bus trop longue
/BERR =0
IT « Bus Erreur
/AS
Chien de
garde
activé
Composant
Chien de
garde
activé
Chien de
garde
activé
t
Le Reset - Initialisation du µP
Au Reset, le µp prélève dans
la table des vecteurs :
• La valeur du pointeur de
pile superviseur à l’@ «0»
µP 68000
Table des vecteurs
4 - @ 1ère instruction
0 - pointeur de Pile
PC
SSP
• La valeur de l’adresse de la
1ère instruction à l’@ «4»
/HALT /RESET
µP 68000
Le Reset se produit lorsque
/HALT et /RESET passent
à «1» après un temps mini
de 100 ms à «0»
t
T > 100ms
/HALT
/RESET
L’information /HALT et /RESET est élaborée à partir de la
présence de l ’alimentation ou de l’état d ’un B.P. RAZ
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registres de Données D7 -D0 de
32 bits
Adressage sur 24 bits (16 Mo).
Registres Adresses 32 bits
PC : Compteur Programme, pointe sur
l’adresse de l ’instruction suivante.
USP - SSP - A7 : pointeurs de pile. A7
contient le pointeur de pile de l ’état
courant
A0 - A6 : 7 registres adresses banalisés
Transfert - bus Adresses-Données
Bus Données de 16 lignes
D15 - D0. Transfert en 2
passes des objets de 32
bits.
Alignement Gros Boutiste.
L’octet bas stocké à une
adresse impaire.
Ne supporte que le mode
aligné - IT « Erreur
d ’adresse »
Bus Adresses 23 lignes A23 - A1.
La ligne A0 non distribuée.
µ P 68000
D15 -D8
8
D7 -D0
A23 - A1
/ UDS / LDS
8
23
Mémoire
Haute
Mémoire
Basse
@ paire
@ impaire
/UDS et /LDS informations de
validation bus Données Haut
et Bus Données Bas.
Protocole Principe
R/W
Le protocole est asynchrone avec
poignée de main
µP
/AS=0
Composant
/DTACK=0
• Le µP marque le début de
l ’échange en validant /AS
Poignée de Main
/AS
• Le composant signale qu’il
s’est acquitté des Données
en validant /DTACK
• R/W sens de transfert
R/W = «1» lecture
R/W = «0» écriture
t
/DTACK
t
La poignée de main :
• /AS - Address Strobe
• /DTACK Data Transfer Acknowledge
Protocole - Chien de garde
Le protocole peut être bloquant
si le composant ne valide pas
/DTACK.
Un chien de garde surveille
la durée du cycle bus. Il
est actif lorsque /AS=0
Si le temps du cycle est
trop long, le chien de
garde active la
borne /BERR du µP
qui produit l’IT
« Erreur de Bus ».
/AS=0
µP
/BERR
Chien de
Garde
cycle bus trop longue
/BERR =0
IT « Bus Erreur
/AS
Chien de
garde
activé
Composant
Chien de
garde
activé
Chien de
garde
activé
t
Le Reset - Initialisation du µP
Au Reset, le µp prélève dans
la table des vecteurs :
• La valeur du pointeur de
pile superviseur à l’@ «0»
µP 68000
Table des vecteurs
4 - @ 1ère instruction
0 - pointeur de Pile
PC
SSP
• La valeur de l’adresse de la
1ère instruction à l’@ «4»
/HALT /RESET
µP 68000
Le Reset se produit lorsque
/HALT et /RESET passent
à «1» après un temps mini
de 100 ms à «0»
t
T > 100ms
/HALT
/RESET
L’information /HALT et /RESET est élaborée à partir de la
présence de l ’alimentation ou de l’état d ’un B.P. RAZ
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registres de Données D7 -D0 de
32 bits
Adressage sur 24 bits (16 Mo).
Registres Adresses 32 bits
PC : Compteur Programme, pointe sur
l’adresse de l ’instruction suivante.
USP - SSP - A7 : pointeurs de pile. A7
contient le pointeur de pile de l ’état
courant
A0 - A6 : 7 registres adresses banalisés
Transfert - bus Adresses-Données
Bus Données de 16 lignes
D15 - D0. Transfert en 2
passes des objets de 32
bits.
Alignement Gros Boutiste.
L’octet bas stocké à une
adresse impaire.
Ne supporte que le mode
aligné - IT « Erreur
d ’adresse »
Bus Adresses 23 lignes A23 - A1.
La ligne A0 non distribuée.
µ P 68000
D15 -D8
8
D7 -D0
A23 - A1
/ UDS / LDS
8
23
Mémoire
Haute
Mémoire
Basse
@ paire
@ impaire
/UDS et /LDS informations de
validation bus Données Haut
et Bus Données Bas.
Protocole Principe
R/W
Le protocole est asynchrone avec
poignée de main
µP
/AS=0
Composant
/DTACK=0
• Le µP marque le début de
l ’échange en validant /AS
Poignée de Main
/AS
• Le composant signale qu’il
s’est acquitté des Données
en validant /DTACK
• R/W sens de transfert
R/W = «1» lecture
R/W = «0» écriture
t
/DTACK
t
La poignée de main :
• /AS - Address Strobe
• /DTACK Data Transfer Acknowledge
Protocole - Chien de garde
Le protocole peut être bloquant
si le composant ne valide pas
/DTACK.
Un chien de garde surveille
la durée du cycle bus. Il
est actif lorsque /AS=0
Si le temps du cycle est
trop long, le chien de
garde active la
borne /BERR du µP
qui produit l’IT
« Erreur de Bus ».
/AS=0
µP
/BERR
Chien de
Garde
cycle bus trop longue
/BERR =0
IT « Bus Erreur
/AS
Chien de
garde
activé
Composant
Chien de
garde
activé
Chien de
garde
activé
t
Le Reset - Initialisation du µP
Au Reset, le µp prélève dans
la table des vecteurs :
• La valeur du pointeur de
pile superviseur à l’@ «0»
µP 68000
Table des vecteurs
4 - @ 1ère instruction
0 - pointeur de Pile
PC
SSP
• La valeur de l’adresse de la
1ère instruction à l’@ «4»
/HALT /RESET
µP 68000
Le Reset se produit lorsque
/HALT et /RESET passent
à «1» après un temps mini
de 100 ms à «0»
t
T > 100ms
/HALT
/RESET
L’information /HALT et /RESET est élaborée à partir de la
présence de l ’alimentation ou de l’état d ’un B.P. RAZ
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Processeur 32 bits en interne : 8
registres de Données D7 -D0 de
32 bits
Adressage sur 24 bits (16 Mo).
Registres Adresses 32 bits
PC : Compteur Programme, pointe sur
l’adresse de l ’instruction suivante.
USP - SSP - A7 : pointeurs de pile. A7
contient le pointeur de pile de l ’état
courant
A0 - A6 : 7 registres adresses banalisés
Transfert - bus Adresses-Données
Bus Données de 16 lignes
D15 - D0. Transfert en 2
passes des objets de 32
bits.
Alignement Gros Boutiste.
L’octet bas stocké à une
adresse impaire.
Ne supporte que le mode
aligné - IT « Erreur
d ’adresse »
Bus Adresses 23 lignes A23 - A1.
La ligne A0 non distribuée.
µ P 68000
D15 -D8
8
D7 -D0
A23 - A1
/ UDS / LDS
8
23
Mémoire
Haute
Mémoire
Basse
@ paire
@ impaire
/UDS et /LDS informations de
validation bus Données Haut
et Bus Données Bas.
Protocole Principe
R/W
Le protocole est asynchrone avec
poignée de main
µP
/AS=0
Composant
/DTACK=0
• Le µP marque le début de
l ’échange en validant /AS
Poignée de Main
/AS
• Le composant signale qu’il
s’est acquitté des Données
en validant /DTACK
• R/W sens de transfert
R/W = «1» lecture
R/W = «0» écriture
t
/DTACK
t
La poignée de main :
• /AS - Address Strobe
• /DTACK Data Transfer Acknowledge
Protocole - Chien de garde
Le protocole peut être bloquant
si le composant ne valide pas
/DTACK.
Un chien de garde surveille
la durée du cycle bus. Il
est actif lorsque /AS=0
Si le temps du cycle est
trop long, le chien de
garde active la
borne /BERR du µP
qui produit l’IT
« Erreur de Bus ».
/AS=0
µP
/BERR
Chien de
Garde
cycle bus trop longue
/BERR =0
IT « Bus Erreur
/AS
Chien de
garde
activé
Composant
Chien de
garde
activé
Chien de
garde
activé
t
Le Reset - Initialisation du µP
Au Reset, le µp prélève dans
la table des vecteurs :
• La valeur du pointeur de
pile superviseur à l’@ «0»
µP 68000
Table des vecteurs
4 - @ 1ère instruction
0 - pointeur de Pile
PC
SSP
• La valeur de l’adresse de la
1ère instruction à l’@ «4»
/HALT /RESET
µP 68000
Le Reset se produit lorsque
/HALT et /RESET passent
à «1» après un temps mini
de 100 ms à «0»
t
T > 100ms
/HALT
/RESET
L’information /HALT et /RESET est élaborée à partir de la
présence de l ’alimentation ou de l’état d ’un B.P. RAZ
µP - 68000
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Organisation interne
Processeur 32 bits en interne : 8
registres de Données D7 -D0 de
32 bits
Adressage sur 24 bits (16 Mo).
Registres Adresses 32 bits
PC : Compteur Programme, pointe sur
l’adresse de l ’instruction suivante.
USP - SSP - A7 : pointeurs de pile. A7
contient le pointeur de pile de l ’état
courant
A0 - A6 : 7 registres adresses banalisés
Transfert - bus Adresses-Données
Bus Données de 16 lignes
D15 - D0. Transfert en 2
passes des objets de 32
bits.
Alignement Gros Boutiste.
L’octet bas stocké à une
adresse impaire.
Ne supporte que le mode
aligné - IT « Erreur
d ’adresse »
Bus Adresses 23 lignes A23 - A1.
La ligne A0 non distribuée.
µ P 68000
D15 -D8
8
D7 -D0
A23 - A1
/ UDS / LDS
8
23
Mémoire
Haute
Mémoire
Basse
@ paire
@ impaire
/UDS et /LDS informations de
validation bus Données Haut
et Bus Données Bas.
Protocole Principe
R/W
Le protocole est asynchrone avec
poignée de main
µP
/AS=0
Composant
/DTACK=0
• Le µP marque le début de
l ’échange en validant /AS
Poignée de Main
/AS
• Le composant signale qu’il
s’est acquitté des Données
en validant /DTACK
• R/W sens de transfert
R/W = «1» lecture
R/W = «0» écriture
t
/DTACK
t
La poignée de main :
• /AS - Address Strobe
• /DTACK Data Transfer Acknowledge
Protocole - Chien de garde
Le protocole peut être bloquant
si le composant ne valide pas
/DTACK.
Un chien de garde surveille
la durée du cycle bus. Il
est actif lorsque /AS=0
Si le temps du cycle est
trop long, le chien de
garde active la
borne /BERR du µP
qui produit l’IT
« Erreur de Bus ».
/AS=0
µP
/BERR
Chien de
Garde
cycle bus trop longue
/BERR =0
IT « Bus Erreur
/AS
Chien de
garde
activé
Composant
Chien de
garde
activé
Chien de
garde
activé
t
Le Reset - Initialisation du µP
Au Reset, le µp prélève dans
la table des vecteurs :
• La valeur du pointeur de
pile superviseur à l’@ «0»
µP 68000
Table des vecteurs
4 - @ 1ère instruction
0 - pointeur de Pile
PC
SSP
• La valeur de l’adresse de la
1ère instruction à l’@ «4»
/HALT /RESET
µP 68000
Le Reset se produit lorsque
/HALT et /RESET passent
à «1» après un temps mini
de 100 ms à «0»
t
T > 100ms
/HALT
/RESET
L’information /HALT et /RESET est élaborée à partir de la
présence de l ’alimentation ou de l’état d ’un B.P. RAZ
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Organisation interne
Processeur 32 bits en interne : 8
registres de Données D7 -D0 de
32 bits
Adressage sur 24 bits (16 Mo).
Registres Adresses 32 bits
PC : Compteur Programme, pointe sur
l’adresse de l ’instruction suivante.
USP - SSP - A7 : pointeurs de pile. A7
contient le pointeur de pile de l ’état
courant
A0 - A6 : 7 registres adresses banalisés
Transfert - bus Adresses-Données
Bus Données de 16 lignes
D15 - D0. Transfert en 2
passes des objets de 32
bits.
Alignement Gros Boutiste.
L’octet bas stocké à une
adresse impaire.
Ne supporte que le mode
aligné - IT « Erreur
d ’adresse »
Bus Adresses 23 lignes A23 - A1.
La ligne A0 non distribuée.
µ P 68000
D15 -D8
8
D7 -D0
A23 - A1
/ UDS / LDS
8
23
Mémoire
Haute
Mémoire
Basse
@ paire
@ impaire
/UDS et /LDS informations de
validation bus Données Haut
et Bus Données Bas.
Protocole Principe
R/W
Le protocole est asynchrone avec
poignée de main
µP
/AS=0
Composant
/DTACK=0
• Le µP marque le début de
l ’échange en validant /AS
Poignée de Main
/AS
• Le composant signale qu’il
s’est acquitté des Données
en validant /DTACK
• R/W sens de transfert
R/W = «1» lecture
R/W = «0» écriture
t
/DTACK
t
La poignée de main :
• /AS - Address Strobe
• /DTACK Data Transfer Acknowledge
Protocole - Chien de garde
Le protocole peut être bloquant
si le composant ne valide pas
/DTACK.
Un chien de garde surveille
la durée du cycle bus. Il
est actif lorsque /AS=0
Si le temps du cycle est
trop long, le chien de
garde active la
borne /BERR du µP
qui produit l’IT
« Erreur de Bus ».
/AS=0
µP
/BERR
Chien de
Garde
cycle bus trop longue
/BERR =0
IT « Bus Erreur
/AS
Chien de
garde
activé
Composant
Chien de
garde
activé
Chien de
garde
activé
t
Le Reset - Initialisation du µP
Au Reset, le µp prélève dans
la table des vecteurs :
• La valeur du pointeur de
pile superviseur à l’@ «0»
µP 68000
Table des vecteurs
4 - @ 1ère instruction
0 - pointeur de Pile
PC
SSP
• La valeur de l’adresse de la
1ère instruction à l’@ «4»
/HALT /RESET
µP 68000
Le Reset se produit lorsque
/HALT et /RESET passent
à «1» après un temps mini
de 100 ms à «0»
t
T > 100ms
/HALT
/RESET
L’information /HALT et /RESET est élaborée à partir de la
présence de l ’alimentation ou de l’état d ’un B.P. RAZ
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µP - 68000
David Saint-Mellion
Organisation interne
Processeur 32 bits en interne : 8
registres de Données D7 -D0 de
32 bits
Adressage sur 24 bits (16 Mo).
Registres Adresses 32 bits
PC : Compteur Programme, pointe sur
l’adresse de l ’instruction suivante.
USP - SSP - A7 : pointeurs de pile. A7
contient le pointeur de pile de l ’état
courant
A0 - A6 : 7 registres adresses banalisés
Transfert - bus Adresses-Données
Bus Données de 16 lignes
D15 - D0. Transfert en 2
passes des objets de 32
bits.
Alignement Gros Boutiste.
L’octet bas stocké à une
adresse impaire.
Ne supporte que le mode
aligné - IT « Erreur
d ’adresse »
Bus Adresses 23 lignes A23 - A1.
La ligne A0 non distribuée.
µ P 68000
D15 -D8
8
D7 -D0
A23 - A1
/ UDS / LDS
8
23
Mémoire
Haute
Mémoire
Basse
@ paire
@ impaire
/UDS et /LDS informations de
validation bus Données Haut
et Bus Données Bas.
Protocole Principe
R/W
Le protocole est asynchrone avec
poignée de main
µP
/AS=0
Composant
/DTACK=0
• Le µP marque le début de
l ’échange en validant /AS
Poignée de Main
/AS
• Le composant signale qu’il
s’est acquitté des Données
en validant /DTACK
• R/W sens de transfert
R/W = «1» lecture
R/W = «0» écriture
t
/DTACK
t
La poignée de main :
• /AS - Address Strobe
• /DTACK Data Transfer Acknowledge
Protocole - Chien de garde
Le protocole peut être bloquant
si le composant ne valide pas
/DTACK.
Un chien de garde surveille
la durée du cycle bus. Il
est actif lorsque /AS=0
Si le temps du cycle est
trop long, le chien de
garde active la
borne /BERR du µP
qui produit l’IT
« Erreur de Bus ».
/AS=0
µP
/BERR
Chien de
Garde
cycle bus trop longue
/BERR =0
IT « Bus Erreur
/AS
Chien de
garde
activé
Composant
Chien de
garde
activé
Chien de
garde
activé
t
Le Reset - Initialisation du µP
Au Reset, le µp prélève dans
la table des vecteurs :
• La valeur du pointeur de
pile superviseur à l’@ «0»
µP 68000
Table des vecteurs
4 - @ 1ère instruction
0 - pointeur de Pile
PC
SSP
• La valeur de l’adresse de la
1ère instruction à l’@ «4»
/HALT /RESET
µP 68000
Le Reset se produit lorsque
/HALT et /RESET passent
à «1» après un temps mini
de 100 ms à «0»
t
T > 100ms
/HALT
/RESET
L’information /HALT et /RESET est élaborée à partir de la
présence de l ’alimentation ou de l’état d ’un B.P. RAZ
Slide 4
µP - 68000
David Saint-Mellion
Organisation interne
Processeur 32 bits en interne : 8
registres de Données D7 -D0 de
32 bits
Adressage sur 24 bits (16 Mo).
Registres Adresses 32 bits
PC : Compteur Programme, pointe sur
l’adresse de l ’instruction suivante.
USP - SSP - A7 : pointeurs de pile. A7
contient le pointeur de pile de l ’état
courant
A0 - A6 : 7 registres adresses banalisés
Transfert - bus Adresses-Données
Bus Données de 16 lignes
D15 - D0. Transfert en 2
passes des objets de 32
bits.
Alignement Gros Boutiste.
L’octet bas stocké à une
adresse impaire.
Ne supporte que le mode
aligné - IT « Erreur
d ’adresse »
Bus Adresses 23 lignes A23 - A1.
La ligne A0 non distribuée.
µ P 68000
D15 -D8
8
D7 -D0
A23 - A1
/ UDS / LDS
8
23
Mémoire
Haute
Mémoire
Basse
@ paire
@ impaire
/UDS et /LDS informations de
validation bus Données Haut
et Bus Données Bas.
Protocole Principe
R/W
Le protocole est asynchrone avec
poignée de main
µP
/AS=0
Composant
/DTACK=0
• Le µP marque le début de
l ’échange en validant /AS
Poignée de Main
/AS
• Le composant signale qu’il
s’est acquitté des Données
en validant /DTACK
• R/W sens de transfert
R/W = «1» lecture
R/W = «0» écriture
t
/DTACK
t
La poignée de main :
• /AS - Address Strobe
• /DTACK Data Transfer Acknowledge
Protocole - Chien de garde
Le protocole peut être bloquant
si le composant ne valide pas
/DTACK.
Un chien de garde surveille
la durée du cycle bus. Il
est actif lorsque /AS=0
Si le temps du cycle est
trop long, le chien de
garde active la
borne /BERR du µP
qui produit l’IT
« Erreur de Bus ».
/AS=0
µP
/BERR
Chien de
Garde
cycle bus trop longue
/BERR =0
IT « Bus Erreur
/AS
Chien de
garde
activé
Composant
Chien de
garde
activé
Chien de
garde
activé
t
Le Reset - Initialisation du µP
Au Reset, le µp prélève dans
la table des vecteurs :
• La valeur du pointeur de
pile superviseur à l’@ «0»
µP 68000
Table des vecteurs
4 - @ 1ère instruction
0 - pointeur de Pile
PC
SSP
• La valeur de l’adresse de la
1ère instruction à l’@ «4»
/HALT /RESET
µP 68000
Le Reset se produit lorsque
/HALT et /RESET passent
à «1» après un temps mini
de 100 ms à «0»
t
T > 100ms
/HALT
/RESET
L’information /HALT et /RESET est élaborée à partir de la
présence de l ’alimentation ou de l’état d ’un B.P. RAZ
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µP - 68000
David Saint-Mellion
Organisation interne
Processeur 32 bits en interne : 8
registres de Données D7 -D0 de
32 bits
Adressage sur 24 bits (16 Mo).
Registres Adresses 32 bits
PC : Compteur Programme, pointe sur
l’adresse de l ’instruction suivante.
USP - SSP - A7 : pointeurs de pile. A7
contient le pointeur de pile de l ’état
courant
A0 - A6 : 7 registres adresses banalisés
Transfert - bus Adresses-Données
Bus Données de 16 lignes
D15 - D0. Transfert en 2
passes des objets de 32
bits.
Alignement Gros Boutiste.
L’octet bas stocké à une
adresse impaire.
Ne supporte que le mode
aligné - IT « Erreur
d ’adresse »
Bus Adresses 23 lignes A23 - A1.
La ligne A0 non distribuée.
µ P 68000
D15 -D8
8
D7 -D0
A23 - A1
/ UDS / LDS
8
23
Mémoire
Haute
Mémoire
Basse
@ paire
@ impaire
/UDS et /LDS informations de
validation bus Données Haut
et Bus Données Bas.
Protocole Principe
R/W
Le protocole est asynchrone avec
poignée de main
µP
/AS=0
Composant
/DTACK=0
• Le µP marque le début de
l ’échange en validant /AS
Poignée de Main
/AS
• Le composant signale qu’il
s’est acquitté des Données
en validant /DTACK
• R/W sens de transfert
R/W = «1» lecture
R/W = «0» écriture
t
/DTACK
t
La poignée de main :
• /AS - Address Strobe
• /DTACK Data Transfer Acknowledge
Protocole - Chien de garde
Le protocole peut être bloquant
si le composant ne valide pas
/DTACK.
Un chien de garde surveille
la durée du cycle bus. Il
est actif lorsque /AS=0
Si le temps du cycle est
trop long, le chien de
garde active la
borne /BERR du µP
qui produit l’IT
« Erreur de Bus ».
/AS=0
µP
/BERR
Chien de
Garde
cycle bus trop longue
/BERR =0
IT « Bus Erreur
/AS
Chien de
garde
activé
Composant
Chien de
garde
activé
Chien de
garde
activé
t
Le Reset - Initialisation du µP
Au Reset, le µp prélève dans
la table des vecteurs :
• La valeur du pointeur de
pile superviseur à l’@ «0»
µP 68000
Table des vecteurs
4 - @ 1ère instruction
0 - pointeur de Pile
PC
SSP
• La valeur de l’adresse de la
1ère instruction à l’@ «4»
/HALT /RESET
µP 68000
Le Reset se produit lorsque
/HALT et /RESET passent
à «1» après un temps mini
de 100 ms à «0»
t
T > 100ms
/HALT
/RESET
L’information /HALT et /RESET est élaborée à partir de la
présence de l ’alimentation ou de l’état d ’un B.P. RAZ
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µP - 68000
David Saint-Mellion
Organisation interne
Processeur 32 bits en interne : 8
registres de Données D7 -D0 de
32 bits
Adressage sur 24 bits (16 Mo).
Registres Adresses 32 bits
PC : Compteur Programme, pointe sur
l’adresse de l ’instruction suivante.
USP - SSP - A7 : pointeurs de pile. A7
contient le pointeur de pile de l ’état
courant
A0 - A6 : 7 registres adresses banalisés
Transfert - bus Adresses-Données
Bus Données de 16 lignes
D15 - D0. Transfert en 2
passes des objets de 32
bits.
Alignement Gros Boutiste.
L’octet bas stocké à une
adresse impaire.
Ne supporte que le mode
aligné - IT « Erreur
d ’adresse »
Bus Adresses 23 lignes A23 - A1.
La ligne A0 non distribuée.
µ P 68000
D15 -D8
8
D7 -D0
A23 - A1
/ UDS / LDS
8
23
Mémoire
Haute
Mémoire
Basse
@ paire
@ impaire
/UDS et /LDS informations de
validation bus Données Haut
et Bus Données Bas.
Protocole Principe
R/W
Le protocole est asynchrone avec
poignée de main
µP
/AS=0
Composant
/DTACK=0
• Le µP marque le début de
l ’échange en validant /AS
Poignée de Main
/AS
• Le composant signale qu’il
s’est acquitté des Données
en validant /DTACK
• R/W sens de transfert
R/W = «1» lecture
R/W = «0» écriture
t
/DTACK
t
La poignée de main :
• /AS - Address Strobe
• /DTACK Data Transfer Acknowledge
Protocole - Chien de garde
Le protocole peut être bloquant
si le composant ne valide pas
/DTACK.
Un chien de garde surveille
la durée du cycle bus. Il
est actif lorsque /AS=0
Si le temps du cycle est
trop long, le chien de
garde active la
borne /BERR du µP
qui produit l’IT
« Erreur de Bus ».
/AS=0
µP
/BERR
Chien de
Garde
cycle bus trop longue
/BERR =0
IT « Bus Erreur
/AS
Chien de
garde
activé
Composant
Chien de
garde
activé
Chien de
garde
activé
t
Le Reset - Initialisation du µP
Au Reset, le µp prélève dans
la table des vecteurs :
• La valeur du pointeur de
pile superviseur à l’@ «0»
µP 68000
Table des vecteurs
4 - @ 1ère instruction
0 - pointeur de Pile
PC
SSP
• La valeur de l’adresse de la
1ère instruction à l’@ «4»
/HALT /RESET
µP 68000
Le Reset se produit lorsque
/HALT et /RESET passent
à «1» après un temps mini
de 100 ms à «0»
t
T > 100ms
/HALT
/RESET
L’information /HALT et /RESET est élaborée à partir de la
présence de l ’alimentation ou de l’état d ’un B.P. RAZ