Transcript Presentation - 松澤・岡田研究室

オンチップ差動インダクタの
構造による非対称性の解析
○今西大輔，金丸正樹，岡田健一，松澤昭
東京工業大学大学院理工学研究科
電子物理工学専攻
2008/09/19
D. Imanishi, Tokyo Tech.
Matsuzawa
Matsuzawa
Lab.
& of
Okada
Lab.
Tokyo Institute
Technology
発表内容
2

背景・目的

差動インダクタの解析手法

ミスマッチのシミュレーション

まとめ
2008/09/19
D. Imanishi, Tokyo Tech.
Matsuzawa
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& Okada
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of Technology
背景・目的


3
オンチップ差動インダクタ
 VCOや差動LNA，ミキサで利用
 左右のミスマッチが回路性能に大きく影響
例）差動LNA，ミキサのIIP2
周囲のレイアウトによる非対称性からミスマッ
チが生じてしまう
差動インダクタへの周囲レイアウトの影響を評価
する必要がある
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非対称性を考慮した解析
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port3(C.T.)
port1
port2
3portのSパラメータ
p型等価回路のパラメータを抽出する
[2] T. Ito, et al., IEEE Automatic RF Techniques Group Conference, 2007
L1，L2を個別に求めることができる
→ミスマッチの評価が可能
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Yc,Ysubの定義
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Ymeas
Ymeas  Yc  Ysub
v3
・インダクタコア部
z1, z2 , M12  Yc
 ysub1 0

Ysub   0
ysub2
 0
0

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0 

0 
ysub3 
i3
Yc
M12
1 i1
・基板-配線間容量
および基板抵抗・容量
3
z1
v1
ysub1
i2
z2
ysub3
2
v2
ysub2
Ysub
 i1 
 v1 
 
 
i   i2   Ymeas v2   Ymeasv
i 
v 
 3
 3
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Ysubの算出
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すべてのポートが同電位
→z1,z2には電流は流れない
 i1 
 va 
 
 
 i2   Ymeas va 
i 
v 
 3
 a
 va 
 va 
 
 
 Yc  va   Ysub  va 
v 
v 
a
 
 a
=0
 va 
 va 
 
 
Ymeas va   Ysub  va 
v 
v 
 a
 a
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Ymeas
v3=va
3
i3
Yc
M12
1 i1
v1=va
z1
z2
i =0
i =0
ysub1
ysub3
i2
2
v2=va
ysub2
Ysub
 ysub1   ymeas11 ymeas12 ymeas13

 

 ysub2    ymeas21 ymeas22 ymeas23
y  y


y

y
 sub3   meas31 meas32 meas33
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コアインピーダンスの抽出
Yc  Ymeas  Ysub
から z1, z2 , M12を求める
 vz1   v1  v3 
i  i 
  Av　 z1    1   Bi
   
 vz 2   v2  v3 
 iz 2   i2 
 i1 
 v1 
 
 
i   i2   Yc  v2   Ycv
i 
v 
3
 
 3
となる行列 A, B を求める
v1 1
このとき ABT  I (疑似逆行列)
 1 0 1
 1 0 0
例) A   　B   
 0 1 1
 0 1 0
i1
Zcore を2×2の行列で定義
 jM12   vz1 
 z1
i 
　   Zcore z1 
Zcore  
z2   vz 2 
  jM12
 iz 2 
Av  ZcoreBi  ZcoreBYcv
A  ZcoreBYc
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7
v3 3
i3
Yc
v2 2
i2
vz1
vz2
z1
z2
iz1
iz2
M12
T 1
Zcore  (BYc B )
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周囲のレイアウトによる影響


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意識せずに回路設計すると非対称な誘導電流ループ
が生じる
鎖交する磁束が左右で異なり，ミスマッチの要因となる
ガードリングは電流
ループが生じないよう
に通常切れている
周囲レイアウトによる
誘導電流ループ
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巻数によるミスマッチ耐性の違い
L1の磁束のみ鎖交
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両方の磁束が鎖交
3
1
2
1巻
2巻
1 32
L1の磁束
L2の磁束
奇数巻 → レイアウトからの影響を
受けやすい
レイアウトからの影響を
偶数巻 →
受けにくい
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L1
1
L2
3
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シミュレーションによる実証
Dx
3 120mm
120mm
10
3
120mm
160mm
1 2
GND
1巻



132
2巻
1
2
3巻
アンソフト社のHFSSを用いた電磁界シミュレーション
シミュレーション結果に非対称性を考慮した解析手法
を用いて検証
Dxを変化させたときのL1,L2のミスマッチを解析
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シミュレーション結果
1.5
25
1巻
2巻
3巻
20
15
10
3巻
L1
L2
1
L (nH)
L mismatch (%)
11
0.5
1巻
5
2巻
0
0
0
50
100
Dx (mm)
150
200
0
50
100
Dx (mm)
150
2巻でミスマッチの抑制が確認された
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200
まとめ


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非対称性を考慮した解析手法を用いて差動
インダクタの周囲レイアウトからのミスマッチ
への影響をシミュレーションした
1巻，2巻，3巻の差動インダクタについてシ
ミュレーションを行い，2巻において周囲レイ
アウトからのミスマッチへの影響が抑制され
ることが確認された
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