Transcript 放射線計測を目的とした 半導体検出器用アナログASICの低雑音化

放射線計測を目的とした
半導体検出器用アナログASICの低雑音化
東京大学理学系研究科物理学専攻
ISAS/JAXA
田村 健一
蛭田 達朗、高橋 忠幸（東大理、ISAS/JAXA）
高島 健、中澤 知洋（ISAS/JAXA）
池田 博一（高エ研）、木原 邦夫（広大理）
ＮＡＳＡ
X線・可視光で見た
活動銀河（Cen-A)
アナログASIC ＝ 次世代検出器の実現の鍵
硬X線イメージャ（10～100keV）
CdTeのピクセル型半導体
（テルル化カドミウム）
[1,2,3]
２次元アナログASIC
CdTe半導体
10 keV の硬X線
2300 e のキャリアが発生
目標は
雑音レベル＜100e-（RMS）
（CdTeで1keV（FWHM）に相当）
低雑音のアナログ回路を研究するため
64chアナログASICを開発・ノイズ評価
[1]高橋et al, IEEE Trans. Nucl. Sci. (2001)
[2]田中et al, New Astro. (2003)
[3]中澤et al, IEEE Trans. Nucl. Sci. (2004)
64chアナログASICの回路構成
ピークホールド回路
2pF
CSA
=高抵抗回路
10mm
1chの回路
5mm
P/H
2pF
Vth
コンパレータ
64chアナログASICの回路構成
ピークホールド回路
2pF
P/H
2pF
CSA
=高抵抗回路
Vth
コンパレータ
10mm
1chの回路
低雑音のための工夫点
・ CSA用増幅器の初段FETをPMOSに
5mm
64chアナログASICの回路構成
ピークホールド回路
2pF
P/H
2pF
CSA
=高抵抗回路
Vth
コンパレータ
10mm
1chの回路
低雑音のための工夫点
・ CSA用増幅器の初段FETをPMOSに
5mm
・ kT/Cノイズを無視できるように
積分回路を挿入してS/N比の向上
64chアナログASICの基本仕様
ファウンダリ
TSMC 0.35-mm CMOS
消費電力
108 mW （1.5mW/ch)
回路サイズ
120 mm × 5 mm / ch
整形時定数
0.5 us ～ 1.9 us
増幅率
40uV / e- ～ 640uV / e-
CdTe半導体と接続して動作実証
・64 ch のうち 1ch にCdTeダイオードを接続
（2 mm 角、0.5 mm 厚）
・セルフトリガーでイベント取得
・動作条件：20 ℃、バイアス電圧 400V
133Ba
のスペクトル
241Amのスペクトル
4.6 keV
5.4 keV
[FWHM]
0keV
40keV
80keV
[FWHM]
飽和
0keV
40keV
80keV
ラインガンマ線のスペクトルの取得に成功
半導体を読み出せる実用的なノイズレベル達成
ノイズレベルの評価
容量 vs ノイズレベル
コンデンサー
を挿入
CIN
ＣＳＡ
ノ
イ
ズ
レ
ベ
ル
（e-）
実測値
※配線の容量はゼロとしてプロット
65 e/pF
50 e/pF
317 e- @ 0pF
SPICEシミュレーションの結果
シミュレーションより悪い
91 e- @ 0pF
入力容量 CIN （pF）
実測値の容量勾配はシミュレーションより30％も大きい
入力容量に依存したノイズがのっている ⇒ CSAに原因？
ノイズ源の考察（１） 原因の究明
ノイズ源を追っていくと
CIN に依存するノイズ源
⇒ CIN に接続している初段FETが怪しい
マイナス電源（VSS）が揺れると
⇒ 初段FETのドレイン電流が揺れる
⇒ 初段FETのゲート電圧が揺れる
CIN
初段FET
VSS
シミュレーションで定量的に評価
－1.3V（VSS）の揺れ
0.1mV p-p @100 kHzで 約 40e- 悪化
実際の測定セットアップで無視できない大きさ
電源の揺れに対する感度を下げる対策へ
ノイズ源の考察（２） 対応策の検討
CSA回路を改良
この部分の回路
従来の回路
RCフィルターを追加
CSA回路の改良後の効果
電源（VSS）の揺れに対する感度のシミュレーション結果
電圧
感度（ｄB）
1/10 の電圧感度へ
周波数（Hz）
電源ラインの揺れの影響を無視できる
次回のアナログ回路からこの回路を導入
まとめ
・64 ch 1次元 アナログASICを設計・開発・評価
・ラインガンマ線スペクトルの取得に成功
ΔE= 4.6 keV (FWHM) @ 59.5 keV
・半導体検出器を読み出し可能な実用的なノイズレベル
ノイズレベル = 317e- (RMS) @0pF
・ノイズレベルがシミュレーションの91e- に届かなかった原因を考察
⇒CSAが電源の揺れに弱いことを発見し、解決策を提案
今年の目標
32×32 ch、200 um ピッチの
２次元アナログASICを開発
レイアウト図