Transcript Chapter 6
Circuiti Integrati
Digitali
L’ottica del progettista
Jan M. Rabaey
Anantha Chandrakasan
Borivoje Nikolic
Logica CMOS
Statica
1
EE141
Circuiti CMOS Statici
In ogni istante (ad eccezione delle transizioni)
ciascuna uscita è connessa o a massa o a
VDD attraverso un cammino a bassa
resistenza
Le uscite delle porte logiche assumono in
ciascun istante i valori della funzione
booleana svolta dal circuito (a meno dei
transitori di commutazione)
Al contrario, il funzionamento dei circuiti
dinamici si basa sul temporaneo
immagazzinamento in nodi capacitivi in alta
impedenza
2
EE141
Logica CMOS Statica Complementare
VDD
In1
In2
PUN
InN
In1
In2
InN
Solo PMOS
F(In1,In2,…InN)
PDN
Solo NMOS
PUN e PDN sono reti logiche duali
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EE141
Connessione di NMOS in serie/parallelo
I transistor possono essere pensati come interrutori controllati dai
segnali di ingresso
L’interruttore NMOS è chiuso quando l’ingresso è alto
A
B
X
Y
Y = X se A and B = vero
A
X
B
Y
Y = X se A or B = vero
I transistor NMOS conducono 0 “forti” ma 1 “deboli”
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EE141
Connessione di PMOS in serie/parallelo
L’interruttore PMOS è chiusi quando il l’ingresso è basso
A
B
X
Y
Y = X se A and B = A + B = vero
A
X
B
Y
Y = X se A or B = AB = vero
I transistor PMOS conducono 1 “forti” ma 0 “deboli”
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EE141
Caduta di Vt
VDD
PUN
VDD
S
D
VDD
D
0 VDD
VGS
S
CL
VDD 0
PDN
D
VDD
S
CL
0 VDD - VTn
CL
VGS
VDD |VTp|
S
CL
D
6
EE141
Circuiti CMOS complementari
Il PUP è la rete duale del PDN
(dimostrabile con il teorema di DeMorgan)
A B AB
AB A B
Le porte logiche complementari sono invertenti
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EE141
Esempio: Porta NAND
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EE141
Esempio: Porta NOR
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EE141
Porta Logica Arbitraria
B
A
C
D
OUT = D + A • (B + C)
A
D
B
C
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EE141
Costruire una porta logica complementare
VDD
VDD
C
F
SN4
F
SN1
A
SN3
D
B
C
B
SN2
A
D
A
B
D
C
F
(a) pull-down network
Rete
di pull-down
(b) Deriving the pull-upin
network
Scomposizione
serie
hierarchically by identifying
esub-nets
parallelo di sottoreti
A
D
B
C
(c) complete
gate
Porta logica
completa
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EE141
Proprietà della logica CMOS
statica complementare
Swing logico completo da 0 a VDD; margini di rumore
elevati.
I livelli logici di tensione sono indipendenti dalle
dimensioni dei MOS
Esiste sempre un cammino a bassa impedenza verso
massa o VDD in condizioni stazionarie; bassa
impedenza di uscita
Impedenza di ingresso elevata; corrente assorbita
praticamente nulla
In condizioni stazionarie non esiste alcun cammino
diretto tra massa e VDD; consumo statico nullo
Il tempo di ritardo è funzione della resistenza e della
capacità di uscita
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EE141
Modello ad interruttore
Req
A
A
Rp
A
Rp
Rp
B
Rn
B
Rn
Rp
Rp
A
CL
A
Rn
A
A
NAND2
B
INV
CL
Rn
Rn
A
B
CL
NOR2
13
EE141
Tempo di ritardo e configurazione
degli ingressi
Rp
A
Rp
B
Rn
Entrambi gli ingressi a 0
CL
– tp = 0.69 Rp/2 CL
Un solo ingresso a 0
B
Rn
A
Il tempo di ritardo dipende
dalla configurazione degli
ingressi
Transizione 01
– tp = 0.69 Rp CL
Transizione 10
Entrambi gli ingressi a 1
– tp = 0.69 2Rn CL
14
EE141
Dimensionamento dei transistor
Rp
2 A
Rp
B
Rn
2
B
2
Rn
A
Rp
4 B
2
CL
Rp
4
A
1
Rn
Rn
A
B
CL
1
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EE141
Dimensionamento dei MOS in una
porta logica arbitraria
A
B
8 6
C
8 6
4 3
D
4 6
OUT = D + A • (B + C)
A
D
2
1
B
2C
2
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EE141
Tempo di ritardo e capacità dei
nodi interni Il tempo di ritardo dipende dalla
Rp
A
configurazione degli ingressi
Transizione 01
Entrambi gli ingressi a 0
Rp
– tp = 0.69 Rp/2 CL
Un solo ingresso a 0
B
– tp = 0.69 Rp CL
Rn
CL
A
EE141
Transizione 10
A=1 e B: 01
B
Rn
Cint
– Cint è già scarica
– tp = 0.69 2Rn CL
B=1 e A: 01
– Necessario scaricare anche Cint
– tp = 0.69 2Rn CL+0.69Rn Cint
A=B: 01
– tp = 0.69 2Rn CL ??
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The Elmore Delay
18
EE141
The Ellmore Delay
RC Chain
19
EE141
Fan-in e Fan-out
N
Fan-out N
M
Fan-in M
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EE141
Effetto del Fan-In sul tempo di
ritardo
A
B
C
D
A
EE141
CL
B
C3
C
C2
D
C1
Modello RC distribuito
(Ritardo di Elmore)
tpHL = 0.69 Reqn(C1+2C2+3C3+4CL)
Il tempo di ritardo si degrada
rapidamente con l’aumentare del
fan-in: con il quadrato del fan-in
nel caso peggiore
21
tp in funzione del Fan-In
1250
quadratico
tp (psec)
1000
750
Evitare porte
con fan-in
maggiore di 4
tpHL
tp
500
250
tpL
lineare
H
0
2
4
6
8
10
12
14
16
fan-in
22
EE141
tp in funzione del Fan-Out
tpNOR2
tpNAND2
tpINV
tp (psec)
2
Tutte le porte
hanno la
stessa
resistenza di
uscita
4
6
8
10
12
14
16
eff. fan-out
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EE141
tp in funzione del Fan-In e del Fan-Out
Fan-in:
dipendenza quadratica a causa
dell’aumento di resistenza e capacità
Fan-out: ciascuna porta inserita all’uscita,
aggiunge due capacità di gate in CL
tp = a1FI + a2FI2 + a3FO
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EE141
Ottimizzazione delle porte logiche:
metodologie di progetto (1)
Dimensionamento
dei transistor
Finché la capacità esterna è dominante
Dimensionamento
InN
CL
MN
In3
M3
C3
In2
M2
C2
In1
M1
C1
progressivo
Rete RC distribuita
M1 > M2 > M3 > … > MN
(il MOS più vicino
all’uscita è il più piccolo)
È possibile ridurre il ritardo fino
al 20%;
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EE141
Ottimizzazione delle porte logiche:
metodologie di progetto (2)
Riordino
degli ingressi
Cammino critico
In3 1 M3
carica
CL
In2 1 M2
C2 carica
In1
M1
01
C1 carica
Il tempo di ritardo dipende
dalla scarica di CL, C1 e C2
Cammino critico
01
In1
M3
CLcarica
In2 1 M2
C2 scarica
In3 1 M1
C1 scarica
Il tempo di ritardo dipende
solo dalla scarica di CL
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EE141
Ottimizzazione delle porte logiche:
metodologie di progetto (3)
Architettura
del circuito
F = ABCDEFGH
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EE141
Ottimizzazione delle porte logiche:
metodologie di progetto (4)
Impiego
di buffer CMOS
CL
CL
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