第七章正反器

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第 7 章 正反器
7-1 R - S 正反器
7-2 D 型正反器
7-3 J - K 正反器
7-4 T 型正反器
7-5 正反器的互換
7-6 正反器的時序控制
7-7 正反器的定時
=== 第 7 章 正 反 器 ===
7-1 R - S 正反器
線上影片連結補充教材
•Basic SR Latches
•JK Flip Flops
•Basic Flip Flop Applications
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7-1 R - S 正反器
7-1 R - S 正 反 器
正反器(flip-flop , FF)又稱雙穩態多諧振盪
器(bi-stablemultivibrator)。
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7-1 R - S 正 反 器
試利用 R-S 閂鎖電路、光敏電阻…等元件來設計一套簡單
的防盜警報系統,使在有人闖過時,警報器能持續的發生
警報訊號。
整個電路設計如下圖所示,其動作說明如下:
(1)當無人經過時,光敏電阻因受光源照射而電阻值降
低,使 Vx 輸出接近 5V。經史密特反閘反相後,使
R-S 閂之 S = 0。另因重設按鈕未按下,使 R = 0,
故 R-S 閂輸出保持原狀,即 Q = 0 警報器不動作。
(2)若有人通過,則光敏電阻因被遮光,使電阻變大
(趨近於∞),故 Vx 接近 0V。經反相後 S = 1,使
Q 輸出 1,驅動警報器動作。
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7-1 R - S 正 反 器
(3)當重設按鈕被壓下,因 R = 1 而 S = 0,故Q 被重設至
0,使警報停止。
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7-1 R - S 正 反 器
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(續)
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7-2 D 型正反器
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7-2 D 型 正 反 器
右圖所示為 D 型正反器,試求其 Q 的輸出波形。
(1) 圖中的 D 型正反器是屬負緣
觸發,故只有在
為負緣
輸入時,Q 才會改變 。 一開
始因正反器的 Q 無法確認,
可能是 0,也可能是 1,故以
虛線表示。
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7-2 D 型 正 反 器
(2)
在第 1 個負緣觸發時,因 D = 1,
故 Q = 1。直到第 2 個負緣輸入時因 D = 0,Q
才轉為 0,詳如下圖的時序圖所示。
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7-2 D 型 正 反 器
請利用三只 D 型正反器設計一組3 位元的資料儲存裝置。
(1) D 型正反器每只皆可記憶一個位元的資料。因
此,只要將三個正反器並聯起來,就可獲得所
求,如下圖所示。
(2) 當
只要CLK 端不再觸發且
維持 1,則
D2D1D0 就被保存。
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7-3 J - K 正反器
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7-3 J - K 正 反 器
在正緣觸發型 J-K 正反器中,若 J、K 與 CLK 的輸入
信號如下圖所示,試繪出其輸出 Q 的波形。
(1) 因正反器是正緣觸發型,故輸出只有在時序正
緣輸入的瞬間才有反應,詳如下圖的 Q 所示。
(2) 在第1 個時序正緣觸發前,正反器未被觸發,
故輸出未定。
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7-3 J - K 正 反 器
(3) 在第 1 個正緣輸入時,因 J = 1、K = 0,
故 Q = 1。
(4) 第 2 個正緣輸入時,因 J = K = 0,故 Q 不變。
(5) 第 3 個正緣輸入,因 J = 0、K = 1,故 Q = 0。
(6) 第 4 個 J = K = 0,故 Q 不變。
(7) 第 5、6、7 個正緣輸入時,因 J = K = 1,故 Q
不斷的轉態,由 0 變 1、1 變 0 再變 1 等。
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7-4 T 型正反器
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7-4 T 型 正 反 器
試完成如下圖所示之 3 位元計數電路的真值表與時序
圖。
本例圖是利用三只負緣觸發 T 型正反器串聯而成
的 3 位元計數電路。假設一開始Q2Q1Q0 = 000,
當第一個時序信號負緣輸入,則 Q0 轉態由 0 變為
1,使輸出變為 001。
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7-4 T 型 正 反 器
當第二個負緣輸入時,Q0 為轉態由 1 變 0,使第二
個正反器的 CLK 獲得負緣輸入。因此Q1 亦轉態由
0 變 1,使整個輸出變為 010 。 當第三個時序信號
輸入時,Q0 又轉為 1 輸出,而 Q2及Q1 不變,因此
Q2 Q1 Q0 = 011 輸出 。 依此類推,如下圖真值表與
時序圖所示。
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7-5 正反器的互換
7-5 正 反 器 的 互換
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7-6 正反器的時序控制
7-6 正 反 器 的 時序 控制
主從式正反器(master / slave flip-flop),資料
D 的輸入是在時序信號高態 1 輸入時,被抓入主正
反器;待時序信號轉為 0 時,再將主正反器的資料
轉存於從正反器輸出。
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7-6 正 反 器 的 時序 控制
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7-6 正 反 器 的 時序 控制
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7-6 正 反 器 的 時序 控制
邊緣觸發型(特別是 D 型)所需邏輯閘數較
少,而且速度快。故在複雜型可程式邏輯元件
(CPLD)等大型積體電路中,其循序邏輯的設計
大致都以邊緣觸發 D 型正反器為主。
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7-7 正反器的定時
7-7 正 反 器 的 定時
資料輸入必須比時序信號邊緣早到的最小時
間,我們稱為設置時間 ts。
資料輸入在觸發邊
緣進入後仍要保持一段
時間才能改變,此段時
間即為保持時間 th。
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7-7 正 反 器 的 定時
一般所稱的傳遞延遲時間都是以其平均值表
示,即
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7-7 正 反 器 的 定時
最高時序頻率 fmax 為 正反器 能被正確觸發的
最高時序頻率。
CLK 信 號 在 到高電位前必須留在低電位的最
短時間 tw (L),及回到低電位前必須保持高電位的
最短時間為 tw(H) 。
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7-7 正 反 器 的 定時
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