Transcript 实验七基于Quartus II的原理图输入数字电路设计

实验七、基于Quartus II的
原理图输入数字电路设计
本部分实验内容为新内容，操作步骤较多，为保证实
验项目进行完毕，请同学们务必提前做好预习准备
预习要求
1.从实验中心网站下载软件
2.按照ppt所示，操作使用，
仿真数字逻辑器件功能
1
第一部分：实验要求
通过本次实验，引导学生以EDA设计的
手段来设计数字逻辑电路；
 认识可编程逻辑器件(PLD)；
 掌握QuartusII集成开发环境软件。

2
一、实验目的
1. 学习EDA集成工具软件Quartus II的使用；
2. 学会基于PLD的EDA设计流程；
3. 学会使用原理图设计小型数字电路；
4. 掌握对设计进行综合、仿真和设计下载的方法。
二、实验目仪器及器件
1、实验设备：数字电路实验箱1台
2、实验器件：可编程逻辑器件（背板）
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三、实验原理





可编程逻辑器件（Programmable Logic Devices，
PLD），发展于20世纪70年代，属半定制集成电路；
使用PLD器件，借助EDA设计方法，可以方便、快速地
构建数字系统；
任何组合逻辑电路都可以用“与门-或门”二级电路实现；
任何时序逻辑电路都可以由组合逻辑电路加上存储元件
（触发器、锁存器构成）；
人们由此提出乘积项可编程电路结构，原理结构如下：
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低密度PLD可编程原理【早期器件】
低密度（简单）
PLD，通常内部等
效门数少于500个，
只能实现通用数字
逻辑（如74系列）
的一些功能
5

使用FPGA（大容量可编程逻辑器件）从事
数字系统设计的三阶段：
 1、常规逻辑功能描述的实现；

指常规数字逻辑器件，如3-8线译码器74LS138，二
进制计数器74LS161，移位寄存器74LS194等；
 2、时序产生及控制、小型数字系统的实现；
如用状态机完成AD信号的采集，产生PWM时序控制
步进电机
 简易数字频率计、交通灯、数字种系统的实现等；

 3、算法功能/综合系统的实现

FFT算法实现、频谱分析等。
6
四、实验任务

参照下图，在QuartusII原理图输入环境下，画出
3-8线译码器构成的流水灯电路；
7
五、实验步骤








1. 建立一个项目；
2. 选定目标器件（EPM240T100C5），配置管脚，对设
计进行综合；
3. 绘制设计电路原理图；
4. 编辑测试激励波形文件，执行时序仿真，记录仿真结果；
5. 对设计进行引脚锁定，下载设计文件到芯片中；
6. 断电后连接验证电路，然后上电观察硬件运行结果，如
不正确，需要重新修改设计；
7. 记录实验结果及实验过程中出现的问题及解决办法。
（注：）5-7步的操作参考实验八的ppt，如本次实验未完
成，第八次实验继续进行，请自行保留设计工程文件夹。
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六、实验报告要求





1. 记录设计原理图。
2. 记录综合结果（逻辑单元<Le>的消
耗情况等）。
3. 记录仿真结果（画出仿真波形）。
4. 分析结果（实验现象结论）。
5. 简答思考题。
思考题：
1、什么是可编程逻辑器件，简述其优点；
2、简述QuartusII从事本实验项目设计的流程。
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第二部分：QuartusII软件使用
请同学们参照后面的步骤，提前做好预习，
熟悉QuartusII软件的操作环境；
 QuartusII软件可到实验中心网站上下载，
要注意它的破解步骤

10
一、准备

1、使用QuartusII软件之前，
请确保软件已正常破解
 若启动QuartusII时看到如下界
面，则说明软件尚未正常破解，
需要破解后才能正常使用：
将本机D:\Altera目录下的License.Dat文件
中的MAC号即完成破解;
右图所示为查看本机MAC地址（实际地址）
的方法。
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2、Quartus II 6.0主界面操作环境
1、Project Navigator（工程管理器）
2、Status window（状态窗口）
2、Message window（信息窗口）
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3、常用工具栏
Window & new file
buttons
若QuartusII界面上
一些默认的按钮被
关闭，影响使用，
可按右边的操作步
骤来复原
Dynamic menus
Execution controls
Floorplan
Compiler report
To reset views:
1.Tools  Customize  Toolbars  Reset All
2.Restart Quartus II
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二、在QuartusII6.0环境下建立工程
工程创建时的准备工作



QuartusII通过“工程（Project）”来管理设计文
件，必须为此工程创建一个放置与此工程相关的
所有设计文件的文件夹；
此文件夹名不宜用中文，也最好不要用数字，应
放到磁盘上容易找到的地方，不要放在软件的安
装目录中；
建立完工程文件夹后再进行后续操作……
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1、项目创建向导
文件菜单
选择工作路径
工程文件名，任取，建立
在用户自己的目录下，不
要使用软件的安装目录或
系统目录
基于已有项目创建工程
（一般 不使用）
顶层实体名，一般和工程
名相同
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2、为创建的工程添加设计文件
添加用户的设计文件
•
•
•
•
•
Graphic (.BDF, .GDF)
AHDL
VHDL
Verilog
EDIF
Notes:
• Files in project directory do not need to
be added
• Add top level file if filename & entity
name are not the same
- 选中待添加的文件后点击
“Add”，若暂无文件，
直接点击“Next”
Add user library pathnames
• User libraries
• MegaCore®/AMPPSM libraries
• Pre-compiled VHDL packages
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3、器件选择
选择CPLD/FPGA
器件所属系列
选择CPLD/FPGA器件型号
本EDA实验背板所使用的器件为ALtera公司MAXII系列
（Family）的EPM240T100C5（Avaliable devices）
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4、EDA 工具设置
选择第三方EDA工具
（如ModelSim、
Synplify等）
这里不需要
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5、完成!
（1）工程创建完毕，界面上在工程管理器
处出现所选用的器件系列、器件名及工程
文件名“epm240”；
（2）可以看出：软件界面没有明显变化，
需要用户再建立设计文件。
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关于创建工程的补充说明







（1）指定工程所在的工作库文件夹、工程名及设
计实体名；
（2）将设计文件加入工程中；
（3）选择仿真器和综合器类型（默认“None”为
选择QuartusII自带的）；
（4）选择目标芯片（开发板上的芯片类型）；
（5）工具设置（若都不选择，则使用QuartusII
自带的所有设计工具）；
（6）结束设置。
工程建立后，若需要新增设计文件，可以通过
Project /Add_Remove……在工程中添加新建立
的设计文件，也可以删除不需要的设计文件。编
译时将按此选项卡中列出的文件处理。
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三、在QuartusII6.0工程下建立设计文件
1、在File菜单下点击“New”，即弹出用户设
计建立向导
QuartusII支持原理图输入（Block Diagram/Schematic File）、
VHDL语言输入等多种设计输入方式，后面以原理图输入为例介绍21
2、建立原理图设计文件
工程文件名
绘制工具
原理图绘制区
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3、调用参数化元件

在绘图区双击鼠标左键，即弹出添加符号
元件的窗口
在此可选择查看
库中所有的元件
在此输入已知的
元件名，可以快
速地调出元件
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
分别调用了输入端口“input”和逻辑器件“74138”
调用库元件预览
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4、绘图控制操作
1、选择及画线工具
2、文本工具
3、符号工具，可跳出前
面添加元件的窗口
4、窗口缩放工具，左键放大，右键缩小
5、窗口全屏显示，按“ESC”退出
其余工具按钮不常用，
这里不介绍
说明：使用图示2-4的工具按钮后，请切换回1按钮（选
择及画线工具），才能对绘图进行编辑。
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5、设计74138，并进行功能验证测试

从符号库中调出74138及需要的输入、输出端口，
排放整齐

完成画线连接操作（鼠标放到端点处，会自动捕
捉，按下左键拖动到目标处，释放后即完成一次
画线操作）
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为端口命名
鼠标左键双击端口名，如图示74138电路
Y7N端所示，直接输入用户自定义的名字
即可。
 74138逻辑测试电路原理图设计完毕！

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四、全程编译
在下拉菜单“Processing”
中选择“Start
Compilation”，启动全程编
译
编译完成后的
信息报告窗口
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关于全程编译





QuartusII的编译器由一系列处理模块构成；
这些模块负责对设计项目的检错、逻辑综合、结构综合、输
出结果的编辑配置，以及时序分析；
在这一过程中，将设计项目适配到FPGA/CPLD目标器件中，
同时产生多用途的输出文件，如功能和时序信息文件，器件
编程的目标文件；
编译器首先检查出工程设计文件中可能的错误信息，以供设
计者排除，然后产生一个结构化的网表文件表达的电路原理
图文件；
启动全程编译：



选择Processing/Start Compilation,自动完成分析、排错、综合、
适配、汇编及时序分析的全过程。
编译过程中，错误信息通过下方的信息栏指示（红色字体）。
双击此信息，可以定位到错误所在处，改正后在此进行编译
直至排除所有错误；
编译成功后，会弹出编译报告，显示相关编译信息。
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五、时序仿真


顺
序
并
不
是
唯
一
的
工程编译完成后，设计结果是否满足设计要求，
可以通过时序仿真来分析；
时序仿真主要包含如下的设置步骤：
 打开波形编辑器；
 设置仿真时间区域；
 波形文件存盘；
 将端口节点信号选入波形编辑器中；
 编辑输入波形（输入激励信号）；
 总线数据格式设置
 启动仿真器
 观察仿真结果（波形编辑文件及产生的波形报告文件分
开显示）
 若无法观察完整波形，可以使用热键Ctrl+W,即可看到
完整的仿真波形。也可使用鼠标左右键，方法如下：
选中后，右键放大，左键缩小
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1、建立波形矢量文件（左图）；
 2、添加引脚节点

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添加引脚节点（续）
在Filter下选择“Pins：
unassigned”，再单击
“List”，列出引脚端口
”
在Nodes
Found下方的列
表下选择所列出
的端口，将其拖
放到波形文件的
引脚编辑区
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3、设置仿真时间长度
默认为1us，这里将其设置为100us
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4、设置仿真时间周期
默认为10ns，由于竞争冒险的存
在，在仿真时信号波形和大量毛
刺混叠在一起，影响仿真结果
因此，这里设置为500ns
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5、编辑输入端口信号
窗口缩放（左键放
大，右键缩小）
已编辑好的波形
信号赋值
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6、启动时序仿真
分析波形可见，与74LS138功能真值表一致，结果正确
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