Transcript 第七讲ASIC的可编程器件实现方法

第七讲
ASIC的可编程器件实现方法
微电子与光电子研究
所
韩雁
2014年4月
电路实现形式及与成本的考量
• 对于数量较大的专用集
成电路
– 采用版图设计的方法
（亦称掩膜法） 进行批
量生产较为合理
– 全定制法与标准单元法
均属于掩膜法。
• 但当数量较小, 或仅是
为某些样机研制样片
– 用可编程器件法实现,
将是更合理的选择。
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可编程器件与现场可编程器件
•
可编程器件家族
1.
2.
3.
4.
•
可编程只读存储器ROM系列
可编程逻辑器件PLD系列
规模和功能都上了一个档次的CPLD系列
现场可编程门阵列FPGA系列
可编程器件的编程方法
– 工厂的部分掩膜编程方法
可编程ROM系列中的ROM和可编程逻辑器件中的PLA
– 用户的现场编程方法
除上面两类的其它器件
•
用户现场编程方法有着十分明显的优越性,
具有十分强大的生命力和发展潜力。
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1、可编程只读存储器ROM系列
•
•
•
•
ROM（Read Only Memory）
PROM（Programmable ROM）
EPROM（Erasable PROM ）
EEPROM/E2PROM（Electrical EPROM ）
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ROM (工厂掩膜编程)
问题：
能读出0电平吗？
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PROM（用户现场编程）
熔丝型PROM单元结构
结破坏型PROM单元结构
称为一次性可编程只读存储器
问题：会不会整个字节都被编程为“1”或“0”？
如何避免？
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1. 熔丝（Fuse）技术
是用熔丝作为开关元件，这些开关元件在未编
程时处于连通状态，加电编程时，在不需要连
接处将熔丝熔断，最终形成的熔丝模式决定了
整个器件的逻辑功能（前页左）。
2. 反熔丝（Anti-Fuse）技术
也称熔通技术，这类器件是用逆熔丝作为开关
元件。这些开关元件在未编程时处于开路状态，
编程时，在需要连接处的开关元件两端加上编
程电压将其融通（前页右）。
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EPROM （可擦除式现场编程）
采用可逆工作机理的“浮栅”雪崩注入MOS电路
写入1：
D端加高压，S端接地。雪崩击穿，
隧道效应，浮栅中电子隧穿跑出，
剩下正电荷，形成反型层沟道
读出：字线加高电平
擦除：
浮栅结构，写入前全0
紫外光的照射可使浮栅上的电荷
获得能量, 穿过绝缘层, 跑回衬底
称为光可擦除式（可多次进行）
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EEPROM （电可擦除式现场编程）
写入0：
D端G端同时加高压，S端接地。
雪崩击穿，隧道效应，浮栅积累负
电荷，阻碍反型层沟道的形成。
读出： D端G端同时加高电平
叠栅结构， 写入前全1
擦除：
D端加高压, G加0V, 雪崩击穿发生,
正电荷注入浮栅中和负电荷, 存储
单元由“0”变为“1”。
可多次进行
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Flesh Memory
1
数据线
0
11
0
高阻浮空
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关于位线电压VD的产生电路
 工艺角PVT包括SS,SF,FS,FF,TT
 负载 30pF
 在所有的PVT下，电荷泵输出为6.75V和1.6mA
 负载电流从100uA到1.6mA范围内，输出电压降小于 150mV
 电荷泵的功效要大于40%
 由电荷泵构成的电压源的功效要大于 70%
 本身工作电压Vcc=1.5~2.1V（1.8V士0.3V）
 军品温度范围: -55°C~125°C
 输出电压纹波小于 +-50mV
 面积小于0.22mm2
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关于字线电压VG的产生电路
工艺角PVT包括SS,SF,FS,FF,TT
负载 电容3pF
输出电压VG = 5-6V
建立时间<20nS
工作时消耗电流<5mA
空载时本身消耗电流<1uA (0消耗)
在所有的PVT下，输出电压变化<20mV
本身工作电源电压Vcc=1.5~2.1V（1.8V士0.3V）
军品温度范围: -55°C~125°C
电阻必须片内集成
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2、可编程逻辑器件 PLD
• 可编“与”逻辑、可编“或”逻辑的PLA
Programmable Logic Array
• 可编“与”逻辑、固定“或”逻辑的PAL
Programmable Array Logic
• I/O端口亦可编程的GAL
Generic Array Logic
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PLA（部分掩膜编程）
• 任何组合逻辑的功能
最终都可以转化为
“与”之“或”的逻
辑表达形式
与
矩
阵
F =ABC + BCD +AD
• 对栅极进行选择性开
引线孔实际上就是对
电路进行编程
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或
矩
阵
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乘积项之和
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PAL（现场可编程）
PAL是一种现场可编程的PLA
参照PROM的现场可编程技术
让设计者可自己“烧”逻辑（一次性器件）
且只对“与”阵列编程，“或”阵列为固定的。
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GAL(现场可编程)
• 电可擦除的PAL（参照EEPROM叠栅工艺）
可多次使用。
• 输出端也设计成可编程的宏单元结构，
通过对若干个变量的控制, 可将输出设置成
– 组合逻辑输出
– 时序逻辑输出
– 三态输出
– 双向输入/输出
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3、CPLD
• Complex Programmable Logic Device
复杂可编程逻辑器件
• 是FPGA的雏形
• 电路结构与FPGA类似，规模、资源比
FPGA少
• FPGA与CPLD的辨别主要是根据其结构特
点和工作原理：
–
–
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以乘积项方式构成逻辑行为的器件称为CPLD
以查表法方式构成逻辑行为的器件称为FPGA
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程序存储
CPLD
不需要
FPGA
SRAM，外挂EEPROM
资源类型
组合电路资源丰富
触发器资源丰富
低
高
使用场合
速度
完成控制逻辑
慢
完成比较复杂的算法
快
其他资源
保密性
－
可加密
锁相环
一般不能加密
集成度
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4、FGPA (现场可编程逻辑阵列)
基本单元由三类模块组成
1. CLB ( Configurable Logic
Block)， 实现各种逻辑操作,由
组合逻辑部件、D触发器、多
路选择器组成
2. 开关矩阵( Switching Matrix ) ，
完成复杂的内部连接,也叫PIR
(Programmable Interconnect
Resource)
3. 输入/输出模块( I/O Block )，
实现输入、输出、双向、延迟、
三态等各种输入/输出功能
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CLB模块
主要组成部件：
• 逻辑函数发生器
• 触发器
• 数据选择器
函数发生器基于
查找表LUT单元
输入1
输入2
输入3
查找表
LUT
输出
输入4
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SM模块
PIR由许多金
属线段构成，
这些线段带
有可编程开
关
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通过自动布
线实现各种
电路的连接
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I/0 Block
•输入触发器
•输入缓冲器
•输出触发/锁存器
•输出缓冲器
每个IOB控制一个引脚
它们可被配置为
–输入
–输出
–双向
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其它辅助元器件和连线
• PIPs -- Programmble Interconnect Points
可编程的内连点
• BIBs -- Bidirectional Interconnect Buffers
双向内连缓冲器
• VLL -- Vertical Long Line
垂直长线, 在垂直方向起快速通道作用
• HLL-- Horizontal Long Line
水平长线, 在水平方向起快速通道作用
• 三态缓冲器( 3 - State Buffer)
• 全局网络( Global Net )等等
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FPGA 内部样貌
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FPGA产品
商品化的FPGA产品很多, 且各有特点：
• 由一块EPROM驱动, 所有的ASIC设计数据都写入EPROM
而不是直接写入FPGA芯片。将这块EPROM与FPGA芯片
相连, 工作时, 在通电的瞬间, 先由EPROM将其内部的设计
数据灌入FPGA中的SRAM, 形成具体的工作电路配置, 完成
ASIC的特定功能。断电后, SRAM上的这些数据自然丢失,
又变成一块通用的FPGA芯片, 可派作它用
• 一次性的, 将采用熔丝技术的PROM做在FPGA芯片内部,
工作时可不必额外拖带一块EPROM电路
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• 目前世界上有十几家生产CPLD/FPGA的公司，
最大的四家是：
• ALTERA，
• XILINX，
• Lattice，
• Actel，
其中ALTERA和XILINX占有了60%以上的市场份额
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Altera的主流产品分为两大类
• 低成本应用,容量中等,性能满足一般的设计要求
Cyclone,Cyclone II,V 等
• 高性能应用,容量大,性能满足各类高端应用,
Stratix,Stratix II,V 等
用户可以根据自己实际应用要求进行选择。
开发软件为QuartusⅡ
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Altera Cyclone V:
2011年推出,28nm工艺, 1.1V内核供电
功能
5CEA2
5CEA5
5CEA8
5CEB5
5CEB9
等效逻辑单元 （LE） 25,000
48,000
75,000
150,000 300,000
M10K RAM 块
( Kbits）
1,560
3,120
4,620
6,160
12,760
PLL
4
4
4
4
4
DSP
39
78
132
220
406
存储器控制硬核
1
1
2
2
2
支持I/O电压（V）
1.1, 1.2, 1.5, 1.8, 2.5, 3.3
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Altera Stratix V: 0.85V内核供电
2011年推出,28nm工艺,大容量高性能FPGA
功能
5SGXA3
5SGXA4
5SGXA5
5SGXA7
5SGXA9
5SGXAB
自适应逻辑模块
75,500
（ALM）
113,000
160,500
234,750
317,000
397,000
等效逻辑单元
（LE）
200,000
300,000
425,000
622,000
840,000
1,052,000
Registers
302,000
452,000
642,000
939,000
1,268,000 1,588,000
M20K RAM 块
(20 Kb）
800
1,316
2,304
2,560
1,600
2,016
总嵌入 RAM
（M bits）
16
26
45
50
31
39
18x18乘法器
376
376
512
512
1,000
1,500
支持I/O电压（V）1.2, 1.5, 1.8, 2.5, 3.3
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ALM和LE
• ALM由组合逻辑、两个寄存器和两个加法器构成
• 组合部分含8个输入，包括一个查找表(LUT)，使
用Altera的专利LUT技术，查找表可以在两个自
适应LUT (ALUT)之间进行划分。一个完整的
ALM可实现一个任意6输入功能，但是由于组合
逻辑模块有8个输入，因此，一个ALM可以实现
两个功能的各种组合。
• 一个等效逻辑单元LE 基本上可以看成由一个小型
的LUT ，一个D触发器和一个2to1选择器
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Altera 2013年底推出第10代FPGA
Altera 公司第10代FPGA，预计2014年第4季
度量产，包含两个子系列：
– Arria 10：中端FPGA，采用TSMC 20nm工艺
– Stratix 10：高端FPGA，采用Intel 14nm工艺
2015/4/13
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Xilinx的主流产品分为两大类
• 低成本应用，容量中等，性能满足一般设计要求
如Spartan系列；
• 高性能应用，容量大，性能满足各类高端应用，
如Virtex系列
开发软件为ISE
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Xilinx Spartan-6:
2009年初推出，45nm工艺，低成本、低功耗
器件
逻辑单元
最大
Block
RAM
（kb）
XC6SLX4
3,840
216
8
0
132
6-10
XC6SLX9
9,152
576
16
2
200
10-15
XC6SLX16
14,579
576
32
2
232
13-25
XC6SLX25
24,051
936
38
2
266
20-42
XC6SLX45
43,661
2,088
58
2
358
30-52
XC6SLX75
74,637
3,096
132
4
408
52-80
XC6SLX100
101,261
4,824
180
4
480
63-137
XC6SLX150
147,443
4,824
180
4
576
97-180
DSP
块
存储器 最大用
控制块 户I/O数
价格
（美元）
• DSP块内含18x18乘法器、加法器、累加器各1个
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Xilinx Virtex-6:
2009年初推出，45nm工艺，面向高端应用
器件
逻辑单元
最大Block
RAM（kb）
DSP
块
最大用户
I/O数
XC6VLX75T
74,496
5,616
288
360
XC6VLX130T
128,000
9,504
480
600
XC6VLX195T
199,680
12,384
640
600
XC6VLX240T
241,152
14,976
768
720
XC6VLX365T
364,032
14,976
576
720
XC6VLX550T
549,888
22,752
864
1200
XC6VLX760
758,784
25,920
864
1200
2015/4/13
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Xilinx - 7系列:
2011年推出，28nm工艺
具有比6系列更高的性价比：
–Artix-7 系列： 最低成本与功耗
–Kintex-7 系列：最佳性价比
–Virtex-7 系列：最高带宽和系统性能
2015/4/13
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Xilinx UltraScale FPGA
• Xilinx公司于2013年底推出UltraScale系列
– Kintex UltraScale（中端）
– Virtex UltraScale（高端）
• 目前推出的UltraScale 采用TSMC 20nm 工艺
• 未来将采用TSMC 16nm工艺。
2015/4/13
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Thank！
2015/4/13
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补充作业—调查问卷
• 你最喜欢的3门专业课是什么，为什么？
• 你最不喜欢的3门专业课是什么，为什么？
• 对本课程及教材的评价。
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Altera Stratix II: 2004年中期推出
90um工艺,1.2V内核供电,大容量高性能FPGA
功能
EP2S15
EP2S30
EP2S60
EP2S90
EP2S130
EP2S180
自适应逻辑模块ALM
6,240
13,552
24,176
36,384
53,016
71,760
等效逻辑单元 LE
15,600
33,880
60,440
90,960
132,540
179,400
M512 RAM 块 (512
bits)
104
202
329
488
699
930
M4K RAM 块 (4 Kbits） 78
144
255
408
609
768
M-RAM 块(512 K）
0
1
2
4
6
9
RAM bits
419,328
1,369,728
2,544,192
4,520,448
6,747,840
9,383,040
DSP块（每个DSP包含
4个18x18乘法器） 12
16
36
48
63
96
锁相环（PLL）
6
6
12
12
12
12
最大可用I/O管脚
358
542
702
886
1,110
1,158
2015/4/13
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Xilinx Virtex-4:
2004年推出，90nm工艺，面向高端应用
1.2v
Slices
RAM块
DSP块
备注
4VLX15
6144
48
32
4VLX25
10752
72
48
4VLX40
18432
96
64
4VLX60
26624
160
64
4VLX80
35840
200
80
4VLX100
49152
240
96
个18x18乘法器，
4VLX160
67584
288
96
加法器或累加器
4VLX200
89088
336
96
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每个RAM块容量是
18Kbit，
DSP块可以配置为1
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