Transcript FPGA maitinimas ir suvartojamos galios vertinimas

Skaitmeninių sistemų
projektavimas
FPGA maitinimas ir suvartojamos galios vertinimas
(modulis T170M012)
2012
Kauno technologijos universitetas
Elektroninių ir matavimo sistemų katedra
Doc. dr. Žilvinas Nakutis
Veiksniai įtakojantys suvartojamą
galią (SG)
 Komponentas
(konkreti FPGA šeima ir
tipas)
 Išorinės aplinkos sąlygos (temperatūra,
aušinimas)
 Projekto panaudotas FPGA resursų kiekis
 Signalų (stimulų) charakteristikos (angl.
Signal Activities)
viso 60
2
SG vertinimo modelis
viso 60
3
SG vertinimo įrankiai Quartus II
pakete

PowerPlay Early Power Estimator
 PowerPlay Power Analyzer
viso 60
4
SG vertinimas,
prieš pradedant projektavimą

Privalumai


Trūkumai



Galima įvertinti iš anksto reikalavimus maitinimo šaltiniams
ir t.t.
Tikslumas labai priklauso nuo vartotojo nuspėjamų resursų
Visų reikiamų parametrų yra gana daug, todėl įvedimas
užtrunka
Ko reikia?

Parsisiųsti Altera PowerPlay EPE Excel lentelę konkrečiam
FPGA komponentui
(http://www.altera.com/support/devices/estimator/powpowerplay.jsp)
viso 60
5
PowerPlay EPE palaikomi
komponentai
viso 60
6
PowerPlay Early Power Estimator (EPE) įrankis

Kartu panagrinėkime jo rezultatus
viso 60
7
SG įtakojančių duomenų įvedimas
viso 60
8
SG įtakojančių duomenų įvedimas
viso 60
9
I/O charakteristikos, įtakojančios
SG








I/O standartas
Maksimalus taktavimo dažnis
Įvedimo, išvedimo ir dvikrypčių prievadų skaičius
I/O banko numeris
Prievado perjunginėjimo sparta (angl. Pin toggle
percentage)
Aktyvavimas (angl.Output enable percentage)
Vidutinė apkrovos talpa
I/O duomenų kitimo sparta
viso 60
10
Cyclone II DC charakteristikos
viso 60
11
Cyclone III DC charakteristikos
viso 60
12
Stratix III DC charakteristikos
viso 60
13
SG vertinimas,
atlikus dalinį projektavimą

Privalumai



Trūkumai


SG įvertis gaunamas gana ankstyvoje projekto stadijoje
Projekto duomenis į PowerPlay EPE galima importuoti iš
Quartus projekto
Ribotas tikslumas dėl nepilnai žinomo resursų panaudojimo
Ko reikia?




Sukompiliuoti projektą
Sugeneruoti EPE failą *.csv (Project/Generate PowerPlay Early
Power Estimator File)
Importuoti šį failą į Excel lentelę (reikiamo FPGA komponento)
Galima rankiniu būdu paredaguoti kai kuriuos parametrus
viso 60
14
Panagrinėkimo 8 bitų skaitiklio SG įvertinimą
Quartus aplinkoje
sukuriame
projektą ir atlikę
reikiamus
nustatymus jį
sukompiliuojame
viso 60
15
Projekto nustatymai
(I/O priskyrimai ir t.t.)
viso 60
16
PowerPlay EPE rezultatai
Importuotas failas *.csv iš Quartus projekto
viso 60
17
PowerPlay EPE importuoto failo
redagavimo galimybės
viso 60
18
SG vertinimas, atlikus projektavimą

Privalumai


Trūkumai


Įvertinimo tikslumas aukštas, nes programinė įranga
(PowerPlay Power Analyzer) jau gali panaudoti
duomenis apie projekto talpinimą FPGA komponente
SG sužinoma tik projekto pabaigoje
Su kuo galima vertinti?


Įvertinimą galima atlikti su PowerPlay EPE
Įvertinimą galima atlikti su PowerPlay Power Analyzer
viso 60
19
PP Power Analyzer nustatymai
viso 60
20
Signalų (stimulų) charakteristikos
Signalų pobūdis tiesiogiai įtakoja SG. Jis apibūdinamas
tokiomis charakteristikomis:

Perjunginėjimo sparta (angl.toggle rate) – tai signalo
būsenos kitimų (iš 1 į 0 arba atvirkščiai) skaičius per
laiko vienetą. Matavimo vienetas – [kitimų skaičius per
sekundę]. Paprastai SG didėja, didėjant perjunginėjimo
spartai

Statinė tikimybė (angl. static probability) – tai signalo
buvimo aukštame lygyje tikimybė įrenginio veikimo metu.
Statinė tikimybė kinta nuo 0 (signalas visada loginis 0,
žemė) iki 1 (visada loginis 1).
viso 60
21
Signalų aktyvumo failui sukurti
atliekamas simuliavimas

Atlikus analizę generuojamas *.saf (Signal Activity File) failas
viso 60
22
PP Power Analyzer analizės
paleidimas
viso 60
23
PP Power Analyzer rezultatai
viso 60
24
Palyginkime, kaip kinta SG,
keičiant taktinį dažnį
 Taktinis
dažnis 100 MHz
 Taktinis
dažnis 50 MHz
viso 60
25
PP Power Analyzer rezultatų
ataskaitos (išklotinės)
 Pagal
vidinius FPGA blokus
 Pagal
projekto hierarchinius blokus (šiame
projekte tik vienas blokas)
viso 60
26
Power Play Analyzer Quartus 12.0
versijoje
Signalų aktyvumo charakteristikų priskyrimo galimybės:

Assignment Editor lange priskiriant Power Toggle Rate ir Power
Static Probability atributus signalams ir nurodant reikšmes

Power Analyzer opcijų nustatymo lange galima nurodyti Toggle Rate
pagal nutylėjimą visiems įėjimams, kuriems nepriskirta kitaip

Iš failų:


VCD (Value Change Dump) – generuoja, pvz., ModelSim simuliatorius
arba iš Active-HDL Waveform lango galima ekportuoti (ne Student
Edition versijoje)
SAF (Signal Activity Files) generuodavo ankstesnėje negu Quartus 10.0
versijoje buvęs vidinis simuliatorius
viso 60
27
Power Play Analyzer Quartus 12.0 versijoje
(tęsinys)
viso 60
28
Power Play Analyzer Quartus 12.0 versijoje
(tęsinys)
viso 60
29
Xilinx firmos galios simuliatoriai
 XPower
Estimator
 XPower Analyzer
http://www.xilinx.com/products/technology/power/index.htm
viso 60
30
Xilinx Virtex FPGA galios suvartojimas skirtinguose
resursuose (pagal str*)
Taikytos įvairios
skaitmeninio
signalų
apdorojimo
schemos (FIR,
FFT, DES) su
įvairiai tduomenų
testiniais
vektoriais
* Li Shang, Alireza S Kaviani, et al., Dynamic Power Consumption in Virtex™-II FPGA Family, 2002.
viso 60
31
Maitinimo grandinių reguliatoriai

Tiesiniai reguliatoriai (gali būti ir step-down, ir step-up tipo)

Komutuojami reguliatoriai (gali būti ir step-down, ir step-up tipo)

Buck (step-down)

Boost (step-up)
http://www.altera.com/support/devices/power/regulators/powregulators.html (kiekvieno tipo pliusai ir minusai)
viso 60
32
Maitinimo grandinių integralumas

Kuomet išėjimo buferis keičia savo būseną, pvz., 1->0,
arba 0->1, susidaro mažo impedanso kelias srovei
pratekėti iš maitinimo linijos į žemę. Ši srovė užkrauna,
arba iškrauna išėjimo talpumus. Srovė turi būti iš karto
buferio išėjime, kad talpumas būtų kuo greičiau
užkraunamas/iškraunamas iki reikiamo įtampos lygio.

Tai užtikrina filtruojantys kondensatoriai (angl. bypass
capacitors), kurie lokaliai saugo energiją, reikalingą šiai
pereinamojo proceso srovei.
viso 60
33
Maitinimo grandinių integralumas

0,2 µF filtruojantys kondensatoriai (angl. decoupling capacitors) turi būti išdėstomi kuo arčiau
VCCINT, VCCIO ir žemės prievadų/plokštumų.

Kiekviena VCCINT arba VCCIO ir žemės prievadų pora turi būti filtruojama su 0,2µF
kondensatoriumi. BGA korpusų atveju tai tampa sunkiai išsprendžiamu uždaviniu. Tada
stengiamasi išdėstyti kuo daugiau kondensatorių, bet tiek kiek telpa.

Filtruojančių kondensatorių dažninė charakteristika turi būti plačiajuostė, pvz., kaip monolitinių
keraminių kondensatorių.
viso 60
34
Kaip išvengti PCB su FPGA klaidų

http://www.altera.com/literature/wp/wp-01106pcb-design-mistakes.pdf

PCB Stackup Design Considerations for
Altera FPGAs
(http://www.altera.com/literature/an/an613.pdf)

AN 574: Printed Circuit Board (PCB) Power
Delivery Network (PDN) Design Methodology
(http://www.altera.com/literature/an/an574.pdf )
viso 60
35
Pagalbinis įrankis maitinimo
grandinių projektavimui
 WEBENCH
Power Architect
viso 60
36
FPGA komponento pasirinkimas
viso 60
37
Pirminio šaltinio ir apkrovų įvedimas
viso 60
38
Projekto optimizavimas
viso 60
39
Viena maitinimo linija
viso 60
40
Maitinimo grandinių projektas
viso 60
41
Principinė schema
viso 60
42
Modeliavimo galimybės
(elektrinės charakteristikos)
viso 60
43
Modeliavimo galimybės
(temperatūrinės charakteristikos)
viso 60
44
Altium Designer schemos, pcb, gerber
viso 60
45
Altera Cyclone III Q240 FPGA
board ACM-018
US$ 412.94
http://www.hdl.co.jp/en/index.php/acm/acm-018.html
viso 60
46
Linear Technology sprendimai Altera ir kitų
FPGA maitinimo grandinėms – pavyzdiniai
projektai (reference designs)
http://www.linear.com/designtools/reference_design/altera.php
viso 60
47
ACM-018 PCB brėžiniai (4 sluoksniai)
viso 60
48
PCB moduliai su FPGA
 Pažiūrėti
schemų, PCB ir kitos grafinės
medžiagos
http://www.hdl.co.jp/en/index.php/acm/acm-024.html
viso 60
49
PCB moduliai su FPGA

http://www.hdl.co.jp/en/index.php/altera-series1/cycloneiii.html

http://www.hdl.co.jp/en/index.php/acm/acm-014.html

http://www.jopdesign.com/cyclone/

http://www.ebay.com/ ALTERA FPGA CycloneII EP2C5T144 Minimum System
Learning Board Development Board
viso 60
50
Maketo Nios II Evaluation Kit
(CycloneIII 3c25) schemos
viso 60
51
Schemų su FPGA įvedimas Altium
Designer aplinkoje
viso 60
52
EP3C5F256C7N
viso 60
D
N
G
D
N
G
D
N
G
D
N
G
R15
D10
G
2
R
D
N
G
D
N
5
P
2
1
P
D
N
G
D
N
7
G
5
C
D
C12
EP3C5F256C7N
D
N
G
D
N
G
VCCD_PLL2
N10
B15
D13
EP3C5F256C7N
D
N
G
D
N
G
7
N
2
B
2
1
G
J10
D
N
G
D
N
M13
D
N
G
D
N
G
4
M
D
N
G
D
K13
9
N
8
J
5
M
5
L
1
R
J
G
2
A
D
N
G
2
A
E
1
A
D
N
G
1
A
C
V
C
4
C
VCCD_PLL1
1
N
2
P
P
DQ1L
DIFFIO_L10p,
IO,
(DQS3L/CQ3L#)/(DQS3L/CQ3L#)
IO,
C
V
2
1
F
(DM1L/BWS#1L)
DIFFIO_L10n,
IO,
D
N
G
D
N
G
DQ1L
RDN1,
IO,
4
K
7
J
U1M
4
L
D
N
G
D
N
G
DQ1L
RUP1,
IO,
G13
H10
5
K
D
N
G
D
N
G
DQ1L
DIFFIO_L9n,
IO,
4
G
9
H
1
N
D
N
G
D
N
G
DQ1L
DIFFIO_L9p,
IO,
3
1
E
8
H
2
N
D
N
G
D
N
G
VREFB2N0
IO,
4
E
7
H
3
L
DQ1L
DIFFIO_L8n,
IO,
U1L
EP3C5F256C7N
1
L
(DQS1L/CQ1L#,DPCLK1)/(DQS1L/CQ1L#,DPCLK1)
DIFFIO_L8p,
IO,
2
L
nSTATUS
DQ1L
DIFFIO_L7n,
IO,
4
F
1
K
2
BANK
nCONFIG
DIFFIO_L7p
IO,
EP3C5F256C7N
5
H
2
K
CONF_DONE
DIFFIO_L6n
IO,
H14
6
L
VCCIO8
DCLK
DIFFIO_L6p
IO,
7
C
1
H
6
K
MSEL2
G12
MSEL1
H12
MSEL0
H13
TMS
J
TCK
H
TDO
J
VCCIO8
4
C
VCCIO8
6
1
A
3
J
1
J
J
2
VCCIO7
C13
VCCIO7
C10
VCCIO7
A16
VCCIO6
G14
5
VCCIO6
4
1
E
3
4
VCCIO5
TDI
H
VCCIO5
G
G
VCCIO4
DIFFIO_L3n
IO,
F
VCCIO4
DIFFIO_L3p
IO,
F
M14
4
H
2
K14
U1J
1
2
6
1
T
1
3
1
P
2
VCCIO4
O
J
DIFFIO_L4n
IO,
I
(DATA0)
IO
(DQS0L/CQ1L,DPCLK0)/(DQS0L/CQ1L,DPCLK0)
DIFFIO_L4p,
IO,
O
DQ1L
DIFFIO_L5p,
IO,
EP3C5F256C7N
I
nCE
DQ1L
DIFFIO_L5n,
IO,
U2B
0
1
P
EP3C5F256C7N
5
G
DIFFIO_L2n
IO,
1
D
VCCIO3
DIFFCLK_3n
CLK7,
nCSO)
(FLASH_nCE,
DIFFIO_L2p
IO,
1
T
M16
2
D
VCCINT
VCCIO3
DIFFCLK_3p
CLK6,
VREFB1N0
IO,
7
K
7
P
M15
3
F
1
BANK
VCCINT
VCCIO3
DIFFCLK_2n
CLK5,
ASDO)
(DATA1,
DIFFIO_L1n
IO,
H11
4
P
6
1
E
1
C
VCCINT
DIFFCLK_2p
CLK4,
DIFFIO_L1p
IO,
6
H
5
1
E
2
C
VCCINT
VCCIO2
DIFFCLK_1n
CLK3,
(DQS2L/CQ3L)/(DQS2L/CQ3L)
IO,
G10
3
M
1
M
1
B
VCCINT
VCCIO2
DIFFCLK_1p
CLK2,
O
I
9
G
3
K
2
M
5
F
VCCINT
DIFFCLK_0n
CLK1,
O
I
8
G
1
E
5
E
VCCINT
VCCIO1
DIFFCLK_0p
CLK0,
O
I
7
G
3
G
2
E
4
D
VCCINT
VCCIO1
6
G
3
E
U1I
U1A
U1K
FPGA komponentas iš daugelio
simbolių
53
Maitinimo ir konfigūravimo grandys
viso 60
54
Maitinimo stabilizatoriai
CycloneIII_SB_3C25.pdf
viso 60
55
LT1959 - 4.5A, 500kHz Step-Down Switching
Regulator
viso 60
56
Bankų prijungimas
viso 60
57
Išoriniai osciliatoriai
1. Kvarciniai osciliatoriai (ne rezonatoriai)
2. RC osciliatoriai
3. MEMS osciliatoriai (eetimes straipsnis
Programmable oscillators enhance FPGA applications, gamitojai:
http://www.ecliptek.com/ , http://www.sitime.com/ )
viso 60
58
MEMS osciliatoriai (http://www.sitime.com/ )
Ypatybės







Any frequency between 1 and 80 MHz accurate to
6 decimal places
100% pin-to-pin drop-in replacement to quartzbased oscillators
Ultra low phase jitter: 0.5 ps (12 kHz to 20 MHz)
Frequency stability as low as ±10 PPM
Industrial or extended commercial temperature
range
LVCMOS/LVTTL compatible output
Standby or output enable modes
viso 60
59
Tolimesniam skaitymui

Synopsys Power Compiler:
http://www.synopsys.com/tools/implementation/rtlsynthes
is/pages/powercompiler.aspx

Altera: 40-nm Power Management and Advantages
White Paper (PDF)
viso 60
60