Transcript 3.1 Logique comb_seq.ppt

Logique combinatoire &
Logique séquentielle
Laurent JEANPIERRE <[email protected]>
D’après le cours de Pascal FOUGERAY
IUT de CAEN – Campus 3
Département Informatique
Contenu du cours

Logique combinatoire






Comparateur
Additionneur
Décodeur
Multiplexeur
UAL
Logique séquentielle



Bascules
Compteurs
Registres
Département Informatique
2
Circuit logique combinatoire

Circuit logique


Portes logiques
Algèbre de Boole

Les sorties ne dépendent que des entrées

Se lit « de gauche à droite »
(Pas de boucles)
Département Informatique
3
Contenu du cours

Logique combinatoire






Comparateur
Additionneur
Décodeur
Multiplexeur
UAL
Logique séquentielle



Bascules
Compteurs
Registres
Département Informatique
4
Le comparateur

Compare 2 mots binaires
S = 1 si identiques
 S = 0 si différents

Département Informatique
5
Contenu du cours

Logique combinatoire






Comparateur
Additionneur
Décodeur
Multiplexeur
UAL
Logique séquentielle



Bascules
Compteurs
Registres
Département Informatique
6
Le demi-additionneur

Somme de 2 bits
X
+ Y
= RS
Département Informatique
X
0
0
1
1
Y
0
1
0
1
R
0
0
0
1
S
0
1
1
0
7
L’additionneur complet



½ additionneur : pas de retenue propagée
 On décompose
X+Y + Rp = (R1S1) + Rp = R1(S1+Rp) = RfSf
Entrées
X+Y
S1 + Rp
Final
X
Y
Rp
R1
S1
R2
S2
Rf
Sf
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
1
0
1
0
1
0
0
1
0
1
0
1
0
1
1
0
1
1
0
1
0
1
0
0
0
1
0
1
0
1
1
0
1
0
1
1
0
1
0
1
1
0
1
0
0
0
1
0
1
1
1
1
0
0
1
1
1
Département Informatique
8
Additionneur Complet
Additionneur n bits
Département Informatique
9
Contenu du cours

Logique combinatoire






Comparateur
Additionneur
Décodeur
Multiplexeur
UAL
Logique séquentielle



Bascules
Compteurs
Registres
Département Informatique
10
Le décodeur

Traduit Binaire  lignes physiques
Département Informatique
11
Ex: Décodage d’adresses

Processeur, 8Ko de RAM (0000h-1FFFh)


13 lignes d’adresses
Puces mémoire de 2Ko (000h-8FFh)
11 lignes d’adresses
 Ligne « Chip Select » (CS)

RAM 0
RAM 1
RAM 2
RAM 3
Décod
2>4
Département Informatique
12
Contenu du cours

Logique combinatoire






Comparateur
Additionneur
Décodeur
Multiplexeur
UAL
Logique séquentielle



Bascules
Compteurs
Registres
Département Informatique
13
Le multiplexeur
Multiples informations  canal unique
 Sélection aiguillage : commande codée
 Ex : Multiplexeur 4 bits

Département Informatique
14
Multiplexeur (2)
Département Informatique
15
Multiplexeur / Démultiplexeur

Ex : Transmission série
h
Compteur
s0 s1
h
Compteur
s0 s1
Département Informatique
16
Contenu du cours

Logique combinatoire






Comparateur
Additionneur
Décodeur
Multiplexeur
UAL
Logique séquentielle



Bascules
Compteurs
Registres
Département Informatique
17
Unité Arithmétique & Logique
Cœur du microprocesseur
 Opérations simples sur mots binaires

Inversion (NON)
 ET/OU
 Addition


Les UAL modernes font bien plus…
Département Informatique
18
L’UAL (2)
Département Informatique
19
Une UAL 1 bit
Département Informatique
20
Contenu du cours

Logique combinatoire






Comparateur
Additionneur
Décodeur
Multiplexeur
UAL
Logique séquentielle



Bascules
Compteurs
Registres
Département Informatique
21
Logique séquentielle

Circuit logique



Les sorties dépendent :



Portes logiques
Algèbre de Boole
des entrées
des sorties précédentes
Présence de « boucles » dans le circuit
Entrées
Circuit
Sorties
Combinatoire
Entrées
Département Informatique
Circuit
Séquentiel
Sorties
22
Exemple :
E
S1
S2
E
S1t
S2t
S1t+1
S2t+1
0
0
0
1
1
0
0
1
1
1
0
1
0
1
1
0
1
1
1
1
1
0
0
1
0
1
0
1
1
0
1
1
0
0
1
1
1
1
0
1
Département Informatique
Transitoire !
Transitoire !
Transitoire !
Instable !
Instable !
Instable !
Instable !
23
Circuit synchrone / asynchrone

Présence de signaux transitoires
Introduction d’une HORLOGE
 Les résultats seront « justes » au prochain
coup d’horloge
 Alors le circuit est dit synchrone


4 temps différents
t
Département Informatique
24
Contenu du cours

Logique combinatoire






Comparateur
Additionneur
Décodeur
Multiplexeur
UAL
Logique séquentielle



Bascules
Compteurs
Registres
Département Informatique
25
Les bascules bistables
Point - mémoire 1 bit
 2 états stables : 0 et 1
 Caractéristiques :

1-2 entrées (+horloge si synchrone)
 2 sorties complémentaires Q et Q
 n entrées prioritaires de positionnement
asynchrone

Département Informatique
26
La bascule RS

2 variantes (actives à 0 / 1)
Département Informatique
27
Bascule RS (2)
Q\Q
R\
0
\q
S\q
0
1
1
0
0
0
1\1
1\1
1\1
1\1
1
1
1\1
1\1
0\1
0\1
1\1
1\0
0\0
0\1
Département Informatique
Final
0
1\1 Err.
1\0 1\0
1\0 mém
1\1 0\1
28
Bascule RS (3)
Q\Q
R\
0
\q
S\q
0
1
1
0
0
0
1\1
1\0
0\0
0\1
1
1
0\1
0\0
0\0
0\1
0\0
0\0
0\0
0\0
Département Informatique
Final
0
1\0 mém
1\0 1\0
0\0 Err.
0\0 0\1
29
La bascule RST ou RSH
Département Informatique
30
La bascule D
Bascule de base : R=S=1 interdit
  S = ⌐R = D

Département Informatique
31
La bascule JK
La plus utilisée : SJ, RK
 J=K=1  bascule

J
0
0
1
1
K
0
1
0
1
Q
q
0
1
q
Q
q
1
0
q
Effet
Mémoire
Mise à 0
Mise à 1
Bascule
Département Informatique
32
Contenu du cours

Logique combinatoire






Comparateur
Additionneur
Décodeur
Multiplexeur
UAL
Logique séquentielle



Bascules
Compteurs
Registres
Département Informatique
33
Les compteurs
Circuit logiques capables de compter ou
décompter de 1 à chaque impulsion
 Réalisés avec des bascules
 Peuvent être

Pré - chargeables (remplis à la main)
 Synchrones
(toutes sorties valides en même temps)
 Asynchrones
(des effets transitoires sont présents)

Département Informatique
34
Décompteur modulo 8

Synchrone ou non ?
Département Informatique
35
Décompteur modulo 8 (2)
Département Informatique
36
Décompteur modulo 8 (3)

Dans la réalité…
Décalages dus à un système asynchrone
Département Informatique
37
Compteur modulo 4 synchrone
Département Informatique
38
Générateur pseudo - aléatoire

« Rappel » mathématique :


un polynôme primitif de degré n génère 2n-1 valeurs
différentes
La valeur 0 bloque le générateur
Ordre Polynôme
Période Ordre Polynôme
x2
+
Période
x29
1
1+x
1
29
1+
3
1 + x + x3
7
31
1 + x3 + x31
4
1 + x + x4
15
5
1 + x 2+ x 5
31
29 536
870 911
2 147
483 647
1 + x13 + x33 8 mégas
6 972 x6972593 +
102 098 959
593 x3037958 + 1 (©1993)
33
Département Informatique
39
Générateur aléatoire
Premier modèle (Gallois)

L’entrée d’une bascule est
La sortie de la précédente
 la somme modulo 2 (XOR) de la précédente
et de la dernière bascule

1
+1*X
Département Informatique
+0*X2
+X3
40
Générateur aléatoire
Second modèle (Fibonacci)

L’entrée de la première bascule est la
somme modulo 2 (XOR) de certaines
bascules
1*X4
+0*X3
+0*X2
Département Informatique
+1*X
+1
41
Contenu du cours

Logique combinatoire






Comparateur
Additionneur
Décodeur
Multiplexeur
UAL
Logique séquentielle



Bascules
Compteurs
Registres
Département Informatique
42
Les registres à décalage
Circuits logiques synchrones
 Composés de bascules en série
 Mémorise un mot binaire
 Permet des décalages

Mot original
Décalage à gauche (x2)
Décalage à droite (/2)
Département Informatique
0
1
0
1
0
0
0
1
1
1
0
0
43
Registres à décalage (2)

Ex : Décalage à droite

Mémoire coûteuse et peu pratique
(1 porte pour chaque bit, n broches par
mot mémoire)
Département Informatique
44