Transcript SYSTEMES SEQUENTIELS

Laboratoire génie électrique 4Stech
Correction de la série N°1
Logique combinatoire
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Exercice N°1 :
R2
10k
aA1
1°) S = a  b ; R = a.b
SA
U1:A
1
R3
3
2
b
a
220
B1
2°) C’est un demi additionneur (Half adder)
74HC386
R1
RB
10k
U2:A
1
Exercice N°2 :
R4
3
2
220
7408
1°/
½ Add
a
b
½ Add
rin
S
Rout
Schéma d’un additionneur complet ( Full adder)
2-1°/
Report
+
2-2°/
1
Résultat
1
1
1
1
1
1
0
0
1
1
0
1 1
1
Exercice N°3 :
0
1
+
1
0
1
1
1
1
+
1
1 1
0
+
0
0
+
0
1
A= (1001)2
;
B= ( 0101)2
;
S= (1110)2
Prof : Borchani hichem et Hammami mourad
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Exercice N°4 :
A = 11001(2) et B = 11110(2)
1°)
1
1
1
1
0
1
1
1
0
0
1
0
1
1
1
+
=1
2°)
0V
5V  0V +
+5V
5
V
S1
U1
10
8
3
1
A1
A2
A3
A4
11
7
4
16
S1
S2
S3
S4
9
6
2
15
S2
B1
B2
B3
B4
13
C0
S3
C4
14
7483
S4
U1
10
8
3
1
11
7
4
16
13
A1
A2
A3
A4
S1
S2
S3
S4
9
6
2
15
S5
B1
B2
B3
B4
C0
S6
C4
14
7483
Exercice N°5- Etude d’un additionneur BCD :
Soit X une sortie logique qui occupera le niveau haut seulement quand la somme est supérieure à 1001
1°) Equation de X.
B3 B2 B1 B0
X = S4 + S3.(S2+S1)
C4
S4
S3
S2
S1
S0
10
11
12
0
0
0
1
1
1
0
0
1
1
1
0
0
1
0
13
14
15
16
17
18
0
0
0
1
1
1
1
1
1
0
0
0
1
1
1
0
0
0
0
1
1
0
0
1
1
0
1
0
1
0
S4
Additionneur
parallèle de 4 bits
(ex : CI 7483)
S3
S2
S1 S0
A3 A2 A1 A0
Représentation codée BCD
C0 : report fourni par l’additionneur
du rang inférieur
Représentation codée BCD
2°) Schéma du montage
Report appliqué
à l’additionneur
BCD suivant
X
Additionneur
parallèle de 4 bits
(ex : CI 7483)
Σ3 Σ2 Σ1 Σ0
Additionneur
de la
correction
Somme BCD
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Exercice N°6 :
A= (1001)BCD
B= ( 0101)BCD
;
;
S= ( 0001 0100)BCD
Exercice N°7 : Addition BCD de trois digits
A = 286 et B = 973
3
U1
15
0
1
1
3
0
5
0
14
1
2
0
4
0
6
1
U2
A1
A2
A3
A4
B1
B2
B3
B4
71
S1
S2
S3
S4
13
0
12
1
11
0
10
15
0
1
0
3
0
5
1
14
1
2
1
4
1
6
0
A1
A2
A3
A4
B1
B2
B3
B4
0
CI
CO
19
70
4560
1
U3
13
1
12
0
11
1
10
S1
S2
S3
S4
15
0
1
1
3
1
5
0
14
1
2
1
4
0
6
0
0
CI
CO
19
7
4560
A1
A2
A3
A4
B1
B2
B3
B4
S1
S2
S3
S4
CI
CO
13
1
12
0
11
0
10
1
9
0
4560
Exercice N°8 :
1- Table de vérité
b1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
b0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
a1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
a0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
2- Equations logiques de S1, S2 et S3
S1
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
S2
0
1
1
1
0
0
1
1
0
0
0
1
0
0
0
0
S3
0
0
0
0
1
0
0
0
1
1
0
0
1
1
1
0
b1b0
a 1a 0
00
01
11
10
00 01
1
0
0
1
0
0
0
0
11
0
0
1
0
10
0
0
0
1
S1 = a1.a0 .b1 .b0 + a1.a0 .b1.b0 + a1.a0 .b1.b0 + a1.a0 .b1.b0
b1b0
a 1a 0
00
01
11
10
00 01 11 10
0
0
0 0
1
0
0 0
1
1
0 1
1
1
0 0
S2= a1.b1 + a0 .b1.b0 + a1.a0 .b0
Prof : Borchani hichem et Hammami mourad
b1b 0
a 1a 0
00
01
11
10
00 01
0
1
0
0
0
0
0
0
11
1
1
0
1
10
1
1
0
0
S3= a1.b1 + a1.a0 .b0 + a0 .b1.b0
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+5V
3°)
U1
10
12
13
15
9
11
14
1
2
3
4
a0
a1
b0
b1
A0
A1
A2
A3
B0
B1
B2
B3
A<B
A=B
A>B
S1
S2
S3
7
6
5
QA<B
QA=B
QA>B
7485
0V
Exercice N°9 :
A
B
1100
1100
1100
1100
1100
1101
0111
1111
1100
1100
0100
1101
Exercice N°10 :
1°)
a) F= (A0
B0). (A1
Entrées
cascadables
sorties
A<B
A=B
A>B
A<B
A=B
A>B
0
0
0
0
1
1
1
0
1
0
0
0
0
0
0
0
0
0
0
1
0
1
0
1
0
0
1
0
0
0
1
0
0
1
1
0
B1). (A2
B2). (A3
B3)
b) F= 1 lorsque A=B
2°) La référence du circuit est le 7485
A0
0
B0
0
A1
0
B1
0
16
A2
15
14
13
12
11
10
9
6
7
8
F
0
B2
7485
0
A3
0
1
2
3
4
5
B3
0
+5V
0V
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Exercice N°11 :
fs = fs2+fe2.fs1 ; fi = fi2+fe2.fi1
; fe = fe2.fe1
fi2
A2
B2
fs
Comparateur fe2
1bit
fs
2
fe
fi1
A1
B1
Comparateur fe1
1bit
fs
fi
1
Exercice N°12 :
a3
0V +5V
a2 a1
a0
0V +5V
10
12
13
15
9
11
14
1
2
3
4
10
12
13
15
9
11
14
1
2
3
4
U1
A0
A1
A2
A3
B0
B1
B2
B3
A<B
A=B
A>B
7485
U1
A0
A1
A2
A3
B0
B1
B2
B3
A<B
A=B
A>B
7485
QA<B
QA=B
QA>B
QA<B
QA=B
QA>B
7
6
5
7
6
5
X
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Exercice N°13 :
S0
0
1
1°) Tables de vérités relatives au circuit suivant :
I3
I1 MUX
I0 S
I2
I1
Z0
I0
I1
Z1
I1 MUX
I0 S
I1 MUX
I0 S
I0
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S1
0
0
1
1
Z
Z0
S0
0
1
0
1
Z0
I0
I1
I0
I1
Z1
I2
I3
I2
I3
Z
I0
I1
I2
I3
S0 S1
2°) la fonction réalisée par ce circuit : un multiplexeur 4 vers1.
Exercice N°14 :
74153
Chronogrammes de A, B et S.
CLK
CLK
t
Compteur
modulo 4
A
0
0
B 1 G 3
1G
1C0
1C1
1C2
A
t
B
t
+Vcc
S
t
EN
0
1
2
1C3 3
2G
2C0
2C1
2C2
2C3
MUX
1Y
S
2Y
Exercice N°15 :
On désire réaliser une fonction logique S à trois variables en utilisant
un multiplexeur 8 vers 1 « 74151 »
Table de vérité et équation logique de la sortie S :
ba
c
0
1
00
0
1
01
1
1
11
1
0
c
0
0
0
0
1
1
1
1
10
1
1
S  c.a  c. b  b.a
b
0
0
1
1
0
0
1
1
a
0
1
0
1
0
1
0
1
S
0
1
1
1
1
1
1
0
Exercice N°16 :
Fonction NAND à deux entrées à l’aide d’un multiplexeur 4 vers 1
de référence 74153
b
0
0
1
1
a
0
1
0
1
S
1
1
1
0
Prof : Borchani hichem et Hammami mourad
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Exercice N°17 :
Correction de la série N°1
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G2A
t
A
t
B
t
C
74138
A
(1)
B
(2)
C
(3)
DMUX
0
2
+Vcc
G1 (6)
(4)
G2A
(5)
G2B

G 0
7
t
Y0
(15) Y0
0
(14) Y1
1
(13) Y2
2
(12) Y3
3
(11) Y4
4
(10) Y5
5
6 (9) Y6
7
(7)
t
Y1
t
Y2
t
Y3
t
Y4
t
Y7
Y5
t
Y6
t
Y7
t
Exercice N°18 :
1°)
2°) Fonction réalisée : Démultiplexeur 1 vers 16.
A3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
Prof : Borchani hichem et Hammami mourad
Entrées
A2
A1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
A0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Sortie active
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
Y8
Y9
Y10
Y11
Y12
Y13
Y14
Y15
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Exercice N°19 :
1Entrée de
sélection
S3S2 S1 S0
1 0 0 0
0 0 0 1
0 1 0 1
0 1 1 0
1 1 0 1
0 1 1 1
0 1 0 0
1 0 1 1
1 1 1 1
M
Cn
0
1
1
1
0
0
1
1
0
1
X
X
X
1
1
X
X
0
A
A3A2A1A0
1
1
1
1
0
1
0
1
1
1
1
0
0
1
1
1
1
1
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
0
0
B
B3B2B1B0
1
1
0
0
1
1
1
1
1
1
0
1
1
0
0
0
0
0
0
0
1
0
0
1
0
0
0
0
1
0
1
1
1
1
1
1
Opération réalisée
F = A + A et B
F = non (A ou B)
F = non B
F = A xor B
F = (A ou B) + A
F = (A et (non B)) - 1
F = non (A et B)
F = A et B
F=A
F
F3F2F1F0
1
0
1
1
0
0
1
1
1
0
0
0
1
0
0
1
0
1
0
1
0
0
1
1
1
0
0
1
0
1
0
0
1
0
0
0
2 – Si (S3 S2 S1 S0) = (1 0 0 1) ; et M=1 écrire l’équation de F0 en fonction de A0 et B0 avec des
opérateurs NAND à deux entrées.
F0  A0  B0 = A0  B0  A0  B0
F0 = (A0 / B0) / (A0 / A0) / (B0 / B0)
Prof : Borchani hichem et Hammami mourad
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