Transcript Digital Clock Project 성균관대학교 전자전기공학과 3학년

Digital Clock Project
성균관대학교 전자전기공학과 3학년
- 오영환 -
Contents
1.
2.
3.
4.
Introduction and Abstract
Project configuration
Simulation
Hardware Configuration(..ing)
- Circuit, Used device
5. Conclusion & following project
Introduction and Abstract
 Design Specification
1. 타이머, 알람, 날짜, 시간 모드
(각 3개의 Submode로 구성)
2. 2월 – 28일로 고정
3. 1 Clock = 100ms라 가정
(10 Clock = 1s, 100kHz의 Oscillator 사용했을 시)
4. 타이머는 59분 59초 99ms까지 측정가능
State Coding Table
MODE
Integer
Binary
Quotient of 3
Binary + Quotient
0000
0
0000
0000
0000
0001
1
0001
0000
0001
0010
2
0010
0000
0010
0100
3
0011
0001
0100
0101
4
0100
0001
0101
0110
5
0101
0001
0110
1000
6
0110
0010
1000
1001
7
0111
0010
1001
1010
8
1000
0010
1010
1100
9
1001
0011
1100
1101
10
1010
0011
1101
1110
11
1011
0011
1110
Overall Block Diagram
- MODE_GEN : 각 State에 해당하는 모드 넘버 생성 모듈
- TIME : 초, 분, 시간 단위의 시계 구현
INCREASE 신호를 기준으로 카운팅 시작
- DATE : TIME module의 Carry를 입력신호로 월, 일을 증가시키는 모듈
- TIMER : 시간을 재는 모듈
- SELECTOR : MODE 입력에 따라 LED로 출력할 값을 결정.
System - Signal
Signal Name
IN / OUT
역할
비고
CLK
IN
전체 시스템의 동기화
SW1
IN
MODE1의 증가
State 수보다 적은 2개의 버
SW2
IN
MODE2의 증가
튼으로 조작하기 위함.
SET
IN
설정 버튼
SEG_HH
OUT
시간 LED의 상위 Segment 신호
SEG_HL
OUT
시간 LED의 하위 Segment 신호
SEG_MH
OUT
분 LED의 상위 Segment 신호
SEG_ML
OUT
분 LED의 하위 Segment 신호
SEG_SH
OUT
초 LED의 상위 Segment 신호
SEG_SL
OUT
초 LED의 하위 Segment 신호
ALARM
OUT
1이면 알람을 울림
“00 : 00 : 00”
의 각 부분을
LED (7-Segment)
로 표시하기 위함
Anti-Chattering(Debouncing)
 Push-button Switch
Switching 시점에서 Chattering 발생 가능
F/F을 추가하여 시간 지연을 만드는 대신
Chattering에 의한 오동작을 없앰.
 Mode Generator Module에서
SET 스위치 입력에 따른 INCREASE 신호를
처리하는 부분에 적용함
Single Pulser
 Push-button Switch
일반적으로 Clock은 Switch를 누르는 시간보다 훨씬 빨라
여러 Clock에 걸쳐 Switch 입력이 들어오게됨.
때문에 원치 않는 동작 지연이 생길 수 있음.
-> Switch 입력시 1 Clock 동안의 Active 신호를 생성해냄으로써 해결
실제적인 구현은 Debouncing 회로의 각 F/F에서의 출력신호가
1 Clock의 시간차를 두고 전달됨에 착안,
Q1 and (not Q2)를 INCREASE에 연결.
Simulation
Result
Hardware Configuration
Power Distribution Circuit
Hardware Configuration
I/O, System(mem) Circuit
Used Device





FPGA : Spartan-6 XC6SLX9-TQG144
Configuration Memory : XCF04S-VO20-C (PROM)
7-Segment, 8 piece
Buzzer for alarming
DIP switch for FPGA Configuration Mode
- Configuration Mode : Master – Serial
Conclusion





FPGA : Spartan-6 XC6SLX9-TQG144
Configuration Memory : XCF04S-VO20-C (PROM)
7-Segment, 8 piece
Buzzer for alarming
DIP switch for FPGA Configuration Mode
- Configuration Mode : Master – Serial
Reference