Transcript Flip Flop

4. Flip-Flops
: S-R, D, J-K, T
컴퓨터 구조 실습 안내서
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조합 논리? 순서 논리?
조합 논리 회로
- 기본 게이트 회로(and, or, not, nand… 등)의
조합으로 이루어진 회로.
- 출력이 입력에 의해서만 정해지는 회로.
(ex, 가산기, 감산기)
순서 논리 회로
- 플립플롭(기억회로)과 게이트(조합 논리 회로)들로
구성되며, 출력은 외부 입력과 플리플롭의 현재 상태에
의해서 결정되는 논리 회로
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Flip-Flop이란?
• Flip-Flop은 1bit 기억소자로써 출력에 2개의 안정상태를
지니며 그 안정상태가 입력에 가해 짐으로서 정해진 상
태로 되고 입력이 가해지지 않으면 앞의 상태를 유지하
는것
• 트리거 입력에 의해 두 개의 안정 상태(on, off) 중 어느
한 쪽 상태를 취하는 회로
• 클럭펄스
– 회로 전체에 걸쳐서 정확한 동작을 수행하게 함
• 주기억장치나 CPU캐시, 레지스터를 구성하는 기본 회로
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Flip-Flop의 사용 예
• 2 * 8의 값 계산
– 조합논리 회로에선 복잡한 구조가 필요
• 4bit가산기의 구현으로도 경우 매우 복잡함
– 순서 논리에 의해 중간 결과를 저장
• 덧셈 연산의 결과 저장(클럭 펄스)을 통해 간단한 구조로 만들 수 있
음
• 2 * 8 은 2를 8번 더한것
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S-R Flip-Flop
• Set 입력 단자 및 Reset 입력 단자가 있다.
Set 신호에 따라 1의 상태로,
Reset 신호에 따라 0의 상태로 된다.
Set 신호와 Reset 신호가 동시에 인가될 때의
상태가 규정되어 있지 않은 플립플롭.
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S-R Flip-Flop
< Graphic Symbol >
CP
S
R
Next state of Q
0
X
X
No change
1
0
0
No change
1
0
1
0 : Reset state
1
1
0
1 : Set state
1
1
1
Indeterminate
< Function Table >
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S-R Flip-Flop 만들기
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D Flip-Flop
• 하나의 입력 단자가 있고 클록 펄스가 인가되었을 때 입
력 신호가 1이면 1로, 0이면 0으로 자리잡는 플립플롭
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D Flip-Flop
CP
D
Next state of Q
0
X
No change
1
0
0 : Reset state
1
1
1 : Set state
< Function Table >
< Graphic Symbol >
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D Flip-Flop
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J-K Flip-Flop
• Set 입력 단자 및 Reset 입력 단자가 있다. Set 신호로 인
해 1의 상태, Reset 신호로 인해 0의 상태로 되는 플립플
롭에서 Set 신호와 Reset 신호가 동시에 가해졌을 때의
상태가 반전하는 플립플롭(Toggle)
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J-K Flip-Flop
< Graphic Symbol >
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CP
J
K
Next state of Q
0
X
X
No change
1
0
0
No change
1
0
1
0 : Reset state
1
1
0
1 : Set state
1
1
1
Complement
< Function Table >
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J-K Flip-Flop
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T Flip-Flop
• 하나의 입력에 두 개의 출력을 가지고 있고 입력에 신호
가 들어갈 때마다 출력 Q의 상태가 변화되는 플립플롭
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T Flip-Flop
CP
T
Next state of Q
0
X
No change
1
0
No change
1
1
Complement
< Function Table >
< Graphic Symbol >
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T Flip-Flop
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