Transcript 공정 미세화에 따른 문제점

LSI Overview &
Plasma Control의 중요성
석사과정 1기
백세열
Index
 제품의 종류
 반도체 공정
 개발흐름
 공정미세화에 따른 문제점
 Why uniformity and plasma control?
 결론
LSI 제품 종류
 Mobile AP
 Image Sensor
 Modem
 Display 구동 Chip
 연산처리 Chip
 GPU 등
반도체 공정
PIE (PA)
Process Integration
Ion
Implant
Photo
CMP
Etch
Clean
(Dry Etch)
(Wet Etch)
Thin Film
(CVD, PVD)
Diffusion
분석
계측
THK/Defect/CD
https://youtu.be/d9SWNLZvA8g
수율/불량/Data
반도체 공정
PVD
Photo 노광
Wet Etch
CVD
Dry Etch
CVD
Photo PR
Wet Etch
(Clean)
Photo (Carbon)
Dry Etch
Dry Etch + Ashing + Wet Etch Cycles
반도체 공정
PVD
(Barrier Metal)
Electro Plating Cu
Defect 계측 시 Issue 예시
Diffusion
Anneal Densification
CMP with Slurrys
1Layer 완성
수율, 불량분석 시 Issue 예시
Center, Middle 영역 정상
Edge 영역 상/하부 Thick CD로
Metal Line Short Fail 발생
공정 미세화에 따른 문제점
Al
Al
Al
M6
제품개선 Key Point

더 작은 Transistor로 고집적화
 동일size 더 큰 Memory, 더 작은 Logic 제품 가능

Low power operation (FEOL Transistor 개선)
 battery 사용을 줄여 더 오래 사용가능

High speed operation (BEOL RC performance)
 제품 동작속도 향상 가능

BEOL Photo 기술 한계극복 등 이슈해결 필요
 LELE 방식 적용 등

공정별 Uniformity 개선
 제품 Shrink되면서 공정별 Margin↓
 Unit별 THK, CD, Etch Rate 관리 강화 필요
(High Yield 필수조건)
M5
M4
M3
M2
M1
Tr
Tr
공정 미세화에 따른 문제점 (FEOL)
Planar(평면형) Tr
Silicon Gate & SiO2 절연막
 Gate CD 및 절연막 THK ↓
Fin-FET 3D Tr
Metal Gate & High-k Insulator
D
D
S
S
 Gate High-k 절연막 (+Metal Gate)적용
 3D Fin FET 적용
→ Drain Current ↑
→ Polarization↑  Cap↑& Leakage↓
→ 3D구조로 절연막 면적 확대
→ Gate 동작전압↓ 가능
→ Down sizing & 동작전압↓가능
→ Channel 면적 확대
→ 한계도달, Leakage Tunneling발생
→ 추가 Downscale 어려움
→ Cap↑& Leakage↓
CD, 절연막 THK 축소불가
→ 추가 Downscale 가능
공정 미세화에 따른 문제점 (BEOL)
 Metal to Metal 거리, Metal size↓
→ RC delay↑ (Parasitic capacitance)
→ 저유전 절연막 사용
Polarization↓물질 FSG K↓
→ CH3 terminal bonding 기반
Precursor 적용→Porosity↑→K↓
 제품 요구 Litho min pitch가
설비 가능 min pitch보다 작아짐
→ 기존방식으로 Patterning 불가
→ Narrow patterning LELE 방식적용
→ Patterning 수준 향상되었으나
공정 Step 수 증가로 Defect
발생가능성↑→ 개선필요
Why uniformity and plasma control?
Low Yield (0~20%)
Middle Yield (20~60%)
High Yield (60~90%)
Parametric Problem 해소 시 도약
(LELE, FinFET 등 Key technology 완성도 높일 시)
PVD THK 산포불량 시
Etch CD 산포 불량 시
CVD THK 산포불량 시
Pattern weak point 시 BM불량
→ EP Cu불량 → Void발생 →
Open Fail발생 → YLD drop
CD 크면 Short, 작으면 Open Fail발생
(Via to 하부 Metal line) → YLD drop
Point별 CVD 막질 THK에 따라 Etch
open/short margin 축소
→ open/short fail로 인한 YLD drop
IMD THK
Bad
CD
0
Target
150
mm
0
150
mm
0
150
mm
CD
결론 : Plasma 사용공정 (Etch, CVD 등)의 Uniformity개선되어야만 High Yield 달성, 이익 극대화 가능