Transcript 도금_공정_기본_교육

도금 공정 소개
도금 공정 소개
1.도금 공정 소개
2.도금 전 처리 공정 소개
3.도금의 원리 소개
4.도금 주요 불량 유형 소개
5.도금 공정 능력 소개
LG 전자 DMC 사업부 MLB 생산 기술 Gr.
Plating Engineer 유 석 종
도금 공정 소개
1.도금이란?
층간 전기적 Connection을 목적으로 드릴 된 Hole위에 금속 전착 실시 Process
2.기본 원리
드릴 후
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Electroless Plating
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층간 Connection이 안된 상태
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Chemical 환원 반응 원리 이용
Electrolytic Plating
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Electrolytic Deposition
3.일반적인 공정 순서
DeBurring
DeSmear
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Electroless
+
Electrolytic
Plating
Pre-treatment for Plating:De-Burring & De-Smear
1.De-Burring :버(Bur)를 제거하기위한 고정
드릴 후
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☞브러쉬(Brush) 정면
☞홀 세정단과 연결 홀 잔유 칩 제거
·드릴에 의한 홀 잔유물 제거
·균일한 드라이 필름 라미네이팅
·도금 액 유동 원할
Bur:처리 전 Hole 입구
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De-Burring 처리 후
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Pre-treatment for Plating:De-Burring & De-Smear
2.De-Smear :스미어(Smear)를 제거하기 위한 화학 처리 공정
⇒Smear란? :드릴 가공 시 드릴 비트(Bit)의 고속 회전에 의해 발생되는 열로 인해
원재료(Epoxy Resin)가 연소 되어 녹아 내린 물질(비 전도성 물질)
드릴 후
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확
대
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스미어
Smear 제거 없이
도금이 되었을 때
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스미어 불량:잔존 된 Smear에 의해 Hole Wall
도금과 내층이 전기적으로 100%
도통이 안 된 상태
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Electroless Plating(무전해 도금)
1.정의:Through Hole 전기 동 도금 전에 Hole Wall 내의 Resin 및 Fiber glass의 표면에 도전성
을 주기 위하여 실시하는 Chemical Oxidation-Reduction 공정.
일반적으로,전기 동 도금을 하기 위해 단순히 도전성을 부여하는 목적으로 실시
2.일반적인 Process Steps
Cleaner & Conditioner
Micro-Etching
Catalyst
Accelerator
Electroless Plating
:표면 활성화 Step(Wetting agent,Surfactant)
:동박 표면과 무전해 동 도금 밀착 향상(Roughening)
:Hole Wall에 금속성 부여(Sn2+ + Pd2+ ⇒ Sn4+ + Pd)
⇒Colloid 형태로 흡착
:무전해 동 도금 유도 시간 축소 목적
(Pd에 비하여 유도 시간이 긴 Sn화합물의 용해 제거)
:금속염+환원제에 의한 Chemical Deposition
(Cu2+ + 2e ⇒ Cu)
Electrolytic Plating
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Electrolytic Plating(전해 도금)
1.정의:전해에 의해 Anode(Copper Metal)로 부터 공급되는 금속 이온이 Cathode(제품)로
전달되어 금속으로 석출되는 원리를 이용하는 도금.
일반적으로 도금이란 전해 도금을 의미한다.
2.Electrolytic Cell 구조
후면 Anode
Rectifier
Power
Cathodic
AC
DC
Cathode
Anodic
AC⇒DC
전면 Anode
Anodic Reaction: Cu metal ⇒ Cu2+ + 2e- (Oxidation)
Cathodic Reaction: Cu2+ + 2e- ⇒ Cu metal (Reduction)
:Faraday’s Law 기초
3.전해질(Electrolyte)
:Oxidation-Reduction 반응이 일어날 수 있는 기본적인 분위기(Solution 형태)
4.광택제(Brightener)
:전해질 속에 특수한 약품을 첨가함으로써 고속 전착을 진행하여도 광택있는 면을 얻을 수
있다. 전착면의 활성화 정도를 Control함으로써 도금 평활도를 얻는다.
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도금 공정의 주요 불량:Plating Void(보이드)
☞유형1:Air Pocket에 의해 도금액이 침투되지 못한 경우
⇒원인
·드릴 상태
·도금 액 교반 불량
·홀 속 이물
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도금 공정의 주요 불량:Plating Void(보이드)
☞유형2:Etching Resist(Dry Film) 터짐에 의한 전체 Hole 도금 Etching
정상 HOLE 평면 사진
불량 HOLE 평면 사진
Laser 홀 터짐 불량의 예
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불량 HOLE 단면 사진
도금 두께 편차
1.정의:Surface to Surface & Surface to Hole & Hole to Hole의 특정 Area간의 전착량 차이
로 인하여 석출 금속 두께 차이가 발생되는 현상.
(도금 두께 차이 ← 전착량 차이 ← 전하 밀도 차이 ← 저항 차이)
2.특성 요인
Man
Machine
량
전류밀도Setting
Air
균일성
Jig Shape
Shied 구조
면적 Setting
극간거리
횟수
기판배열
전류효율
Rocking
Filtration
Turn-Over
거리
도금두께 편차
B/D 두께
Anode 배열
첨가제
액분석
Hole Size
첨가제
액 농도
Drill Roughness
액 온도
전류밀도
황산,황산동,Cl
도금시간
무전해동Coverage
Anode Quality
Material
황산,황산동,Cl
Method
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도금 두께 편차
3.현상 분석 예(편차 개선 기본 자료)
Cell 분석표
1.대상 Cell:Fuji #34
2.도번:40000414 FNL B 600X500 5PNL
3.일자 및 도금 조건:'01.05.03 1.6A/dm2 98min 도금
☞전면
상단
중간
하단
1
46.8
44.3
46.8
2
46
45.6
45.6
3
48.7
48.8
47
4
50.3
47.9
45.3
5
45
45.5
44.8
6
47.3
46.4
44.9
7
48.8
45.4
44.8
8
45.5
45.4
43.1
9
47.3
45.2
44.3
57
52
분포 47
42
37
10
48
46.8
45.8
11
46.9
46.9
44.9
2
3
4
5
6
7
8
9
10
11
12
13
14
13
50.8
48
45.8
14
43.1
44
43.3
15 Ave
53.9
47.72
48.2 46.26667
43 45.04667
14
46.2
47.4
44.5
15 Ave
51.8
47.5
48.9
47.78
43.9 44.89333
★전면 통계치
Ave:
46.3
Max:
53.9
Min:
43.0
Ran:
10.9
Std:
2.13
상단
중간
하단
1
12
47.4
45.6
46.3
15
좌측⇔우측
☞후면
상단
중간
하단
1
48.6
52.6
47
2
45.5
48.1
46.6
3
49.8
48.2
46.4
4
46.4
46.6
45.3
5
45
46.6
45.1
6
47.7
45.4
42.6
7
46
47.9
44.7
8
45.6
45.7
43.2
9
49.3
46.4
42.7
57
52
분포 47
42
37
10
47.1
47.3
46.7
11
43.7
47.1
45.1
상단
중간
하단
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
좌측⇔우측
★Total 통계치
Ave:
46.5
Max:
53.9
Min:
42.6
Ran:
11.3
Std:
2.20
12
50.6
48.9
43.6
13
49.2
49.6
46
★후면 통계치
Ave:
46.7
Max:
52.6
Min:
42.6
Ran:
10.0
Std:
2.26
☞도금 편차로 인한 공정 영향
·O/L 공정 능력 감소(고 밀도 회로 폭,회로 간격 구현 실패)
·Solder Resist Masking Skip 원인 제공
·Impedance 구현 실패 원인 제공
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기타:도금 이물 불량 및 Throwing Power 개요
☞도금 이물 형태의 예
표면
단면
최종 검출 불량 표면
☞Throwing Power:도금 액의 성능을 판단하는 기준
B
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A
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·일반적으로 표면이 홀 속보다 도금 두께가 높게
형성된다.
·표면 대비 홀 속 도금 두께가 얼마나 형성되느냐?
·홀 지름,보드 두께,광택제,전류밀도등의 복합적인
영향 인자들이 있다.
·계산식=(A/B)*100%
예) 표면 평균 Point 홀 Center 최소 도금 두께
39.37/44.291
*100%=88.9%
44.291㎛
10/10
39.37㎛