Transcript 프로그래머블 논리장치(PLD)

12
메모리와 프로그래머블 논리장치
IT CookBook, 디지털 논리회로
학습목표
메모리 주소 지정과 데이터 저장을 포함하여 기
본적인 개념을 이해한다.
ROM의 구조 및 동작 원리를 이해한다.
RAM의 구조 및 동작 원리를 이해한다.
PLD의 구조 및 동작 원리를 이해한다.
목 차
1.
2.
3.
4.
메모리 개요
ROM
RAM
프로그래머블 논리장치(PLD)
Section 01 메모리 개요
1. 메모리의 구조
 메모리 번지 레지스터(MAR : memory address register) : 메모리 액세스
시 특정 워드의 주소가 MAR에 전송된다.
 메모리 버퍼레지스터(MBR : memory buffer register) : 레지스터와 외부
장치 사이에서 전송되는 데이터의 통로.
메모리
읽기 제어 신호
MAR
2 n개의 워드
워드당 m비트
입력주소( n비트)
n비트로 된 MAR은 최
대 2n개(0~2n-1)의 메
모리 번지를 표시.
MBR
입력
출력
데이터( m비트)
쓰기 제어 신호
Section 01 메모리 개요
2. 메모리의 동작
 메모리 읽기(read) 동작
① 선택된 워드의 주소를 MAR로 전송한다.
② 읽기 제어 입력을 동작시킨다.
메모리 주소
0~1023
메모리 주소
0~1023
0000101110
MAR
45
46 11001001
47
48
01101010
MBR
읽기 동작 전
0000101110
MAR
45
46 11001001
47
48
11001001
MBR
읽기 동작 후
Section 01 메모리 개요
 메모리 쓰기(write) 동작
① 지정된 메모리의 번지를 MAR로 전송한다.
② 저장하려는 데이터 비트를 MBR로 전송한다.
③ 쓰기 제어 신호를 동작시킨다.
메모리 주소
0~1023
0000101110
MAR
메모리 주소
0~1023
45
46 11001001
47
48
0000101110
MAR
45
46 01101010
47
48
01101010
MBR
쓰기 동작 전
01101010
MBR
쓰기 동작 후
Section 01 메모리 개요
3. 메모리 분류
반도체 메모리
랜덤액세스메모리
순차액세스메모리
ROM
RAM
DRAM
SRAM
Mask
ROM
Fuse-link
PROM
반도체 메모리의 분류
Field
PROM
EPROM
EEPROM
Section 01 메모리 개요
 접근 방법에 의한 분류
 RAM(Random Access Memory) : 접근 시간이 어느 위치나 동일하게 걸리
는 메모리 형태
 SAM(Sequential Access Memory) : 원하는 위치에 도달하는데 일정한 시
간이 경과되는 형태이므로 접근 시간은 위치에 따라서 다르다.
 기록 기능에 의한 분류
 RWM(Read and Write Memory) : 기록과 판독 두 가지를 모두 수행할 수
있는 메모리 (RAM은 RWM 메모리를 의미).
 ROM(Read Only Memory) : 판독만 가능한 메모리
 Mask ROM(MROM) : 제조시 정보가 기록
 PROM(Programmable ROM) : 제조 후 사용자가 기록할 수 있는 ROM
 Fuse-link PROM : 한번만 기록이 가능
 EPROM(Erasable PROM) : 자외선을 쪼여서 그 내용을 지운 후에 다시 기
록이 가능
 EEPROM(Electrically Erasable PROM) : 전기적으로 내용을 지우고 다시
기록이 가능
Section 01 메모리 개요
 기억 방식에 의한 분류
 정적 RAM(Static RAM : SRAM) : SRAM은 주로 2진 정보를 저장하는 내
부 Flip-flop으로 구성되며, 저장된 정보는 전원이 공급되는 동안에 보존.
SRAM은 사용하기가 쉽고 일기와 쓰기 Cycle이 더 짧은 특징이 있다.
 동적 RAM(Dynamic RAM : DRAM) : 2진 정보를 충전기에 공급되는 전하
의 형태로 보관. DRAM은 전력 소비가 적고 단일 메모리 칩 내에 더 많은
정보를 저장할 수 있으며, refresh회로가 필요하다.
 휘발성/비휘발성 메모리
 휘발성(volatile) 메모리 : 일정한 시간이 지나거나 전원이 꺼지면 기록된
내용이 지워지는 메모리 형태. RAM은 모두 외부에서 공급되는 전력에 의
해 정보를 저장하기 때문에 휘발성 메모리에 해당.
 비휘발성(non-volatile) 메모리 : 전원이 차단되어도 기록된 정보가 계속
유지. 자기 코어나 자기 디스크 메모리가 해당. 디지털 컴퓨터가 동작하는
데 필요한 프로그램을 저장하는데 사용
Section 01 메모리 개요
 기억소자에 의한 분류
 바이폴라(bi-polar) 메모리 : 메모리 셀 및 주변회로에 BJT(Bi-polar
Junction Transistor)를 사용한 메모리로서 TTL, ECL 등의 RAM, PROM,
시프트 레지스터 등이 있다. 액세스 시간이 빠르지만 소비전력이 크므로 집
적도가 큰 경우에는 사용하지 않는다
 MOS 메모리 : pMOS, nMOS 또는 CMOS를 사용한 메모리로서 RAM,
PROM, ROM, 시프트 레지스터 등이 있다. MOS 메모리는 바이폴라 메모리
에 비해서 속도가 느리지만 소비전력이 적고 VLSI에 적합하다.
 CCD(Change Coupled Device)
 MBM(Magnetic Bubble Memory)
Section 01 메모리 개요
4. 컴퓨터에서의 메모리
 주기억장치(main memory) : 중앙처리장치(CPU: central processing unit)
에 의해 현재 실행되고 있는 프로그램과 데이터를 저장
 보조기억장치(mass storage) : 이외에 다른 경우에 사용을 목적으로 프로
그램과 데이터를 저장하며, 대용량임.
 주소버스와 제어버스는 단방향이지만 데이터버스는 양방향이다.
RAM
ROM
데이터 버스
주소 버스
CPU
제어 버스
컴퓨터 시스템 블록도
입력장치
출력장치
Section 02 ROM
1. ROM의 구성
 ROM은 AND 게이트와 OR 게이트로 구성된 조합논리회로
 AND 게이트는 디코더를 구성한다.
 OR 게이트는 디코더의 출력인 최소항들을 합하는 데 사용되며, OR 게이트
의 수는 ROM의 출력선의 수와 같다.
ROM
n개의
입력선
디코더
메모리 배열
2 워드× m비트
n
m개의 출력선
Section 02 ROM
 번지 입력은 5비트이며 디코더로부터 선택되는 최소항은 입력의 5비트와 등
가인 10진수로 표시되는 최소항이다.
 디코더의 32개 출력은 각각의 OR 게이트의 퓨즈를 통해 연결된다.
 그림에는 OR 게이트의 입력에는 실제로 32×4=128개의 내부 퓨즈가 있다.
최소항
0
1
2
A0
주 A1
소 A2
입
력 A3
A4
0
1
2
A0
A1
5 × 32
디코더
A2
5× 32
디코더
A3
31
A4
30
31
퓨즈링크
F1
F1
F2
F3
F4
32×4 ROM의 내부 논리 구조
F2
F3
F4
Section 02 ROM
 ROM은 2진 데이터를 표시하기 위해 각 주소에 해당하는 워드의 내용을 나
타내는 진리표를 사용한다.
 진리표에서 입력은 주소에 해당하고, 출력은 주소에 대한 워드의 내용이다.
[Example]
A4
0
0
0
0
1
1
1
1
입력
출력
A3 A2 A1 A0 F3 F2 F1 F0
0 0 0 0 0 1 1 0
0 0 0 1 1 1 0 1
0 0 1 0 0 1 0 1
0 0 1 1 0 0 1 0
……
……
1 1 0 0 1 0 0 1
1 1 0 1 0 0 1 0
1 1 1 0 1 0 1 0
1 1 1 1 0 0 1 1
A0
A1
A2
A3
A4
0
1
2
3
5×32
디코더
28
29
30
31
F3
F2
F1
F0
Section 02 ROM
2. ROM의 종류
 마스크 ROM
제조 과정에서 제작자에 의해 마지막 조립 과정에서 프로그래밍되며, ROM
에 프로그램된 것은 절대 변경할 수 없다.
 PROM
사용자가 특별한 프로그램 장치를 이용하여 프로그램을 할 수 있으며, 일단
프로그램을 하면 퓨즈의 연결 형태가 그대로 유지되며, 변경할 수 없다.
 EPROM
퓨즈가 절단되어도 모든 퓨즈들이 절단되지 않은 초기 상태로 복원할 수 있
는 ROM이다. 복원하는 과정은 일정 시간 자외선을 쪼이면 된다.
 EEPROM
EPROM과 같으나, 복원 과정에서 자외선 대신에 전기 신호를 사용하여 지우
는 PROM이다.
Section 02 ROM
3. ROM을 사용한 조합논리회로의 구현
 구현 예
F1 ( A, B )   m(1, 2, 3)
F2 ( A, B )   m(0, 2)
A
B
00
01
2× 4
디코더 10
11
A
B
F2
00
01
2 ×4
디코더 10
11
F1
F2
AND-OR 게이트의 ROM
F1
AND-OR-NOT 게이트의 ROM
Section 02 ROM
예제 12-1 2비트의 2진수를 입력하여 입력의 제곱에 해당하는 2진수를 출력하
는 조합논리회로를 ROM을 사용하여 구현하여라.
입력
A1
0
0
1
1
A0
0
1
0
1
출력
B3
0
0
0
1
A0
A1
B2
0
0
1
0
B1
0
0
0
0
B0
0
1
0
1
10진수
0
1
4
9
입력
A1
0
0
1
1
00
01
2×4
디코더 10
11
B3
B2
B1
B0
A0
0
1
0
1
출력
B3
0
0
0
1
B2
0
0
1
0
Section 03 RAM
1. 정적 RAM(SRAM)
 SRAM의 메모리 셀 구조와 동작
 S=1일 때 R/ W  0이면 래치에 저장된 데이터 비트가 데이터 출력 단자를 통
하여 출력
 S=1일 때 R/ W  1 이면 데이터 입력 단자에 있던 데이터 비트가 래치로 전
송되어 저장.
선택입력(S)
데이터
입력
R
선택입력(S)
Q
데이터
출력
데이터
입력
binary
cell
S
R/W
R/W
SRAM의 메모리 셀 구조
데이터
출력
Section 03 RAM
 SRAM의 기본 구조
 BC(binary cell) : 1개의 메모리 셀을 표시
 E =1이면 2개의 번지 입력값에 따라 4개의 워드 중 하나가 선택
데이터 입력
D0
A0
주
소
입
력 A
1
BC
BC
BC
BC
BC
BC
BC
BC
BC
BC
BC
BC
D1
2× 4
디코더
D2
D3
E
R/W
4×3 정적 RAM의 기본구조
데이터 출력
Section 03 RAM
A0
A1
A2
A3
주소입력 A
4
A5
A6
A7
SRAM
256× 4
O0
O1
O2
O3
D0
D
데이터 입력 1
D2
D3
R/W
CS
WRITE
READ
EN
256×4 SRAM의 외부 구조
데이터 출력
Section 03 RAM
D3
D2
D1
D0
256×4 SRAM의 기본구조
입력버퍼
입력
데이터
선택
A0
A1
A2
A3
A4
A5
A6
A7
8
8
8
8
행 디코더
32× 32
Memory Cell Array
32
8
8
8
8
출력
열 디코더
R/W
CS
출력버퍼
O3
O2
O1
O0
Section 03 RAM
2. 동적 RAM(DRAM)
 DRAM의 메모리 셀 구조와 동작
(1) Write
 R/ W  0 : 입력 버퍼는 Enable, 출력 버퍼는 Disable.
 메모리 셀에 논리 1을 저장하기 위해서는 Din=1로 하고, 행(row) 입력이 논
리 1이면 트랜지스터는 ON상태가 되며, 콘덴서에는 양(+)의 전압이 충전.
 논리 0을 저장하기 위해서는 Din=0으로 하면 축전기는 충전되지 않는다.
 축전기에 논리 1이 저장되어 있는 경우는 축전기는 방전.
열 입력
재충전 버퍼
재충전 입력
행 입력
출력버퍼
Dout
콘덴서
R/W
Din
입력버퍼
DRAM의 메모리 셀 구조
Section 03 RAM
(2) Read
 R/ W  1 : 출력 버퍼는 Enable, 입력 버퍼는 Disable.
 행(row) 입력이 논리 1이면 트랜지스터는 on상태가 되며, 축전기는 비트선
(bit line)을 통하여 출력 버퍼에 연결
 저장된 데이터는 출력(Dout)을 통하여 외부로 출력
(3) 재충전(Refresh)
 R/ W  1, 행(row) 입력=1, 재충전(refresh) 입력=1로 하면 트랜지스터가 on
이 되어 축전기는 비트 선에 연결
 출력 버퍼는 Enable되고, 저장된 데이터 비트는 재충전 입력이 논리 1이 되
어 Enable되므로 재충전 버퍼에 다시 입력
Section 03 RAM
 DRAM의 기본 구조
(1) 주소 입력의 멀티플렉싱
 14비트의 주소 입력은 7비트의 열(column)과 7비트의 행(row)으로 나누어
진다. 먼저 RAS 신호 입력에 의해 7비트의 행 주소가 입력되어 행 주소 래
치에 저장되고, 그 다음에 CAS 신호 입력에 의해 7비트의 열 주소가 입력
되어 열 주소 래치에 저장된다.
Din
RAS
A0/A7
A1/A8
A2/A9
A3/A10
A4/A11
A5/A12
A6/A13
주소
행
주소
래치
행
주소
디코더
RAS
128
CAS
128× 128
Memory Cell Array
열
주소
래치
행
주소
디코더
128
CAS
R/W
CS
Dout
CS
A0~A6
A7~A13
Section 03 RAM
(2) 메모리 재충전 회로
 메모리의 재충전 동작은 모든 메모리 셀이 행 입력을 통하여 재충전이 될 때
까지 순차적으로 각각의 메모리 셀들을 재충전한다. 이것을 버스트(burst)
재충전이라고 하며, 2~4㎳마다 반복한다. 재충전이 되는 동안에는 데이터를
메모리로부터 읽기(read)와 쓰기(write)를 할 수 없다.
 모든 재충전을 한 번에 하지 않고 읽기와 쓰기 동작 사이에 행의 재충전 동
작을 분배해서 수행할 수 있으며, 이 경우에도 재충전은 2~4㎳마다 반복해
야 한다.
Section 03 RAM
3. 메모리 확장
 워드 길이 확장
 R/ W : 선택된 RAM 칩의 읽기(read)와 쓰기(write) 동작을 제어
 출력의 ▽ 표시는 3 상태(tri-state) 출력을 표시
 CS  1이면 RAM 칩은 선택되지 않고 출력은 Hi-Z 상태가 된다.
 CS  0이고 R/ W  1 이면 주소에 의해 선택된 8비트의 데이터가 출력선을 통
하여 출력
~
A0
A3
CS
A0 A1 A2 A3
A0 A1 A2 A3
16 ×4
RAM
16 ×4
RAM
R/W
O0
~
D0
~
두개의 16×4 RAM을
16×8 RAM으로 확장
D7
O7
Section 03 RAM
예제 12-2
2개의 1K×8 RAM을 사용하여 1K×16 RAM을 구성하여라.
16비트 데이터 입력
8 8
주
소
R/W
CS
RAM 1K ×8
data
10
addr
R/W
CS
8
16 비트
데이터 출력
data
addr
R/W
CS
RAM 1K ×8
8
Section 03 RAM
 워드 용량 확장
 16×4 RAM 2개를 사용하여 32×4 RAM을 구성하는 경우
 32개의 서로 다른 주소가 존재하므로 주소버스의 길이는 5.
 A4=0이면, A4A3A2A1A0=00000~01111
 A4=1이면, A4A3A2A1A0=10000~11111
~
A0
A3
A4
A0 A1 A2 A3
CS 16 ×4
RAM
A0 A1 A2 A3
CS
16 ×4
RAM
R/W
~
D0
D3
2개의 16×4 RAM을 이용하여 32×4 RAM으로 확장
O0
O1
O2
O3
Section 03 RAM
예제 12-3 1K×8 RAM 4개를 사용하여 4K×8 RAM을 구성하여라.
A11
EN
A10
2× 4
디코더
3 2 1 0
R/W
A0~A9
10
D0~D7
8
RAM 1K× 8
data
addr
RW
CS
0~1023
RAM 1K× 8
data
1024~2047
addr
RW
CS
RAM 1K× 8
data
addr
RW
CS
2048~3071
RAM 1K× 8
data
addr
3072~4095
RW
8
CS
D0~D7
Section 04 프로그래머블 논리장치(PLD)
 PLD(Programmable Logic Device)는 주로 AND 게이트와 OR 게이트의
배열(array) 구조를 갖는 IC이며 각 게이트 입력에 퓨즈링크(fuse-link)가 연
결되어 있다. 사용자가 적당한 곳의 퓨즈링크를 전자적으로 끊음으로써
AND-OR 즉 적의 합(sum of product)의 형식으로 된 조합논리함수를 실현
할 수 있다.
A B C
A B C
AND Gate
퓨즈링크
Array
OR Gate
Array
Y1
PLD의 퓨즈링크
Y2
Y3
Y1
PLD의 개략도
Y2
Y3
Section 04 프로그래머블 논리장치(PLD)
 PLD 종류
 PROM(Programmable ROM)
PROM은 디코더의 역할을 하는 고정 AND 배열과 프로그램이 가능한 OR 배열로 구성
되어 있다. PROM은 주로 주소 지정 메모리로 사용되며 고정된 AND 게이트의 제약 때
문에 논리소자로는 사용하지 않는다.
 PLA(Programmable Logic Array)
AND 입력과 OR 입력 양쪽을 다 프로그램 할 수 있어서 가장 융통성 있게 프로그램 할
수 있다. 그러나 동작속도와 집적도가 좀 저하된다.
 PLE(Programmable Logic Element)
AND 입력은 고정되고 OR 입력만을 프로그램 할 수 있는 PLD.
 PAL(Programmable Array Logic)
AND 입력만을 프로그램 할 수 있고 OR 입력은 고정되어 있으며, 현재 가장 널리 쓰이
고 있다.
 GAL(Generic Array Logic)
GAL은 여러 가지 PLD 중 가장 최근에 개발된 소자다. PAL과 마찬가지로 프로그램이
가능한 AND 배열과 고정 OR 배열 및 출력논리로 구성되어 있으나 GAL은 다시 프로
그램할 수 있고 또한 출력논리도 프로그램이 가능하다는 두 가지 점에서 PAL과 차이
가 있다.
Section 04 프로그래머블 논리장치(PLD)
1. PLA
I2
I1
I0
OR Array
AND Array
O2 O1 O0
3입력-3출력의 PLA의 구조
Section 04 프로그래머블 논리장치(PLD)
예제 12-4 다음과 같은 SOP 형식으로 표현된 논리함수가 주어졌다. 이것을 [그
림 12-24]와 같은 PLA로 구현하여라.
Y1  AB  ABC
A
B
C
Y2  A B  BC  ABC
Y3  AB  BC
AB
ABC
AB
BC
AB
x
x
x
Y1 Y2 Y3
Section 04 프로그래머블 논리장치(PLD)
2. PLE
 AND 게이트 입력은 고정되고 OR 게이트 입력만 프로그램
 PLA에 비해서 프로그래밍 상에 제한이 있게 된다. PLE는 PROM과 유사.
2비트 2진수 가산기의 진리표
최소항
m0
m1
m2
m3
m4
m5
m6
m7
m8
m9
m10
m11
m12
m13
m14
m15
출 력
입 력
B1
A1
B0
A0
S1
S0
C
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
0
1
1
1
1
0
1
1
1
0
0
0
0
1
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
0
0
0
0
0
0
1
0
0
0
1
1
1
1
1
Section 04 프로그래머블 논리장치(PLD)
B1 A1 B0 A0
m0
m1
m2
m3
m4
m5
m6
m7
m8
m9
m10
m11
m12
m13
m14
m15
S1   m(3, 4, 5, 6, 8, 9, 10, 15 )
S 0   m(1, 2, 5, 6, 9, 10, 13, 14 )
C   m(7, 11, 12, 13, 14, 15 )
X
S1 S0 C
Section 04 프로그래머블 논리장치(PLD)
예제 12-5 어떤 논리함수를 간략화하여 항의 수를 최소로 한 결과 다음과 같은
논리함수를 얻었다고 하자. 이 논리함수를 PLE로 구현하여라.
X
 m(1)
Y
 m(0, 2)
X  m1  B A
Z
B
 m(0, 1, 3)
A
Y  m0  m2  B A  B A  ( A)
m0 (BA)
Z  m0  m1  m3  B A  B A  BA  ( B  A)
m1 BA
m2 BA
m3 BA
X
Y
Z
Section 04 프로그래머블 논리장치(PLD)
3. PAL
 OR 게이트 입력은 고정되고 AND 게이트 입력만 프로그램
 PLA에 비해서 프로그래밍 상에 제한이 있지만 현재 가장 많이 쓰이는 PLD
이다.
Example
Y0  ABC D
Y1  ABCD  ABC  BCD
Y2  AB C D  BC  BD  CD
Section 04 프로그래머블 논리장치(PLD)
A
B
C D
OR Array(고정)
Y0  ABC D
Y1  ABCD  ABC  BCD
Y2  AB C D  BC  BD  CD
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
AND Array
(Programmable)
x
x
x
x
x
x
x
x
X
Y0 Y1 Y2
Section 04 프로그래머블 논리장치(PLD)
 다른 구조의 4입력-4출력의 PAL
AND 게이트 입력
0 1 2 3 4 5 6 7 8 9
F1
I1
F2
I2
F3
I3
F4
I4
0 1 2 3 4 5 6 7 8 9
Section 04 프로그래머블 논리장치(PLD)
예제 12-6 주어진 논리함수를 PAL로 실현
AND 게이트 입력
A A B B C C D D WW
W  AB C  ABC D
X  A  BCD
Y  AB  CD  B D
W
x
A
Z  AB C  ABC D  AC D  ABC D
X
x
B
Y
C
Z
D
A A B B C C D D WW
Section 04 프로그래머블 논리장치(PLD)
 PAL 읽는 방법
PAL 16 R 8 A 2
①
②③④⑤
① 입력선의 수를 표시하며 정•부논리를 1조로 계산
② 기능분류 기호(래치의 유무)
③ 출력래치가 있는 형인 경우, 출력단자 수를 표시한다.
④ 지연시간의 버전을 표시한다. 지연시간이 클수록 속도가 느리다
(기호없음＞A＞B＞D의 순서임.
⑤ 소비전력의 형명임. 숫자가 없는 경우에 비해 2는 ½, 4는 ¼의 소비전력.
Section 04 프로그래머블 논리장치(PLD)
 PAL 종류 및 특징
종류
10H8
12H6
14H4
16H2
16C1
20C1
10L8
12L6
14L4
16L2
12L10
14L8
16L6
18L4
20H2
16L8
20L8
20L10
게이트 구성
AND-OR
AND-OR
AND-OR
AND-OR
AND-OR/NOR
AND-OR/NOR
AND-NOR
AND-NOR
AND-NOR
AND-NOR
AND-NOR
AND-NOR
AND-NOR
AND-NOR
AND-NOR
AND-NOR
AND-NOR
AND-NOR
OR 게이트 당 입력 수
2
4, 2, 2, 2, 2, 4
4
8
16
16
2
4, 2, 2, 2, 2, 4
4
8
2
4, 2, 2, 2, 2, 2, 4
4, 2, 2, 2, 2, 4
4
8
8
8
4
Section 04 프로그래머블 논리장치(PLD)
4. GAL
 GAL(Generic Array Logic)은 반복적으로 프로그램이 가능한 AND 배열이
고정 OR 배열에 연결된 구조를 갖고 있기 때문에 PAL과 마찬가지로 어떠한
SOP 형태의 논리식도 구현할 수 있다.
 반복적으로 프로그램이 가능한 배열은 행과 열로 된 도체의 격자로서 각 교
차점은 PAL의 퓨즈와는 달리 E2CMOS 셀로 구성되어 있다.
A
A
B
B
E2CMOS
E2CMOS
E2CMOS
E2CMOS
E2CMOS
E2CMOS
E2CMOS
E2CMOS
E2CMOS
E2CMOS
E2CMOS
E2CMOS
E2CMOS
E2CMOS
E2CMOS
E2CMOS
E2CMOS
E2CMOS
E2CMOS
E2CMOS
E2CMOS
E2CMOS
E2CMOS
E2CMOS
F
GAL의 기본적인
E2CMOS 배열 구조
Section 04 프로그래머블 논리장치(PLD)
Example : 아래 논리함수를 GAL로 구현
F  AB  AB  AB
A
B
A
B
on
off
off
off
off
off
on
off
off
on
off
off
off
off
on
off
off
on
off
off
off
off
off
on
F
Section 04 프로그래머블 논리장치(PLD)
예제 12-7 주어진 논리함수를 간략화하여 항의 수를 최소로 한 결과 다음과 같
은 논리함수를 구했다고 하자. 이 식을 GAL을 사용하여 실현하여라.
F  ABC  ABC  AB  BC
A
B
C
F
Section 04 프로그래머블 논리장치(PLD)
5. PLD 프로그래밍
START
 PLD 프로그램에 필요한 3가지 요소
디버깅
논리회로설계
 프로그래밍 소프트웨어(논리 컴파일러)
edit
 컴퓨터
설계 입력
 프로그래머(PLD 라이터)
YES
구문 에러
NO
컴파일러 실행
설계 시뮬레이션
YES
설계 에러
NO
JEDEC 파일 생성
PLD 쓰기
PLD 프로그래밍 과정의 흐름도
END
12장 메모리와 프로그래머블 논리장치 끝