Transcript やわらかいハードウェアと その低消費電力化 （独）産業技術総合研究所 河並 崇 ソフトウェア は柔らかい ハードウェア は硬い やわらかいハードウェアとは何か？ ソフトウェア • 一般的にはプログラムやデータ • プログラムで何かの機能を実現するもの – 複雑な機能の実現が容易 （例：ユーザーインタフェス） • ソフトウェアの開発は相対的に容易 後からの変更／修正も容易 • ただし巨大化しやすい • 決められたCPU命令の処理の積み重ねで機能を実現 ⇒処理速度におのずと限界 ハードウェア • 一般的には電子回路／論理回路／集積回路（LSI） • 回路で何かの機能を実現するもの • 機能は固定 • 開発は相対的に難しい • 開発者人口：ハードウェアの設計できる人はソフトウェアのか ける人に比べて圧倒的に少ない • 大幅な処理速度の向上の余地がある – 専用ハードウェア（例：画像処理） やわらかいハードウェアとは？ • ぐにゃぐにゃ曲がるLSI？ 不正解 • ソフトウェア＋ハードウェア？ まぁ正解 – でも、どういうこと？ •

やわらかいハードウェアと
その低消費電力化
（独）産業技術総合研究所
河並 崇
ソフトウェア
は柔らかい
ハードウェア
は硬い
やわらかいハードウェアとは何か？
2
ソフトウェア
• 一般的にはプログラムやデータ
• プログラムで何かの機能を実現するもの
– 複雑な機能の実現が容易
（例：ユーザーインタフェス）
• ソフトウェアの開発は相対的に容易
後からの変更／修正も容易
• ただし巨大化しやすい
• 決められたCPU命令の処理の積み重ねで機能を実現
⇒処理速度におのずと限界
3
ハードウェア
• 一般的には電子回路／論理回路／集積回路（LSI）
• 回路で何かの機能を実現するもの
• 機能は固定
• 開発は相対的に難しい
• 開発者人口：ハードウェアの設計できる人はソフトウェアのか
ける人に比べて圧倒的に少ない
• 大幅な処理速度の向上の余地がある
– 専用ハードウェア（例：画像処理）
4
やわらかいハードウェアとは？
• ぐにゃぐにゃ曲がるLSI？ 不正解
• ソフトウェア＋ハードウェア？ まぁ正解
– でも、どういうこと？
• 機能を変更できるハードウェア
5
やわらかいハードウェア
• リコンフィギャラブルデバイス
– 再構成可能な集積回路
– １つのデバイスで複数の機能を提供
構成データA
構成データB
構成データC
構成データD
B
D
C
A
メモリ
6
リコンフィギャラブルデバイスの種類
• 粗粒度（ALU、加算・乗算機）方式（動的再構成）
– 高速だが現状ではアプリケーションに特化
– VME（Sony）、DAP/DNA（IPFlex） 、DRP（NEC）等
• 細粒度（LUT）方式（静的再構成）
– あまり高速ではないが、
様々なアプリケーションに対応
– FPGA（Xilinx, Altera）
FPGAは最もメジャーなやわらかいハードウェア
7
FPGAの台頭
新製品のプロトタイピングからスーパーコンピュータ、各種情
報家電まで幅広い分野で大量に利用されている。
Cray XD1（Cray Inc. ホームページより）
カメラ一体型VTRでの使用例（日経エレクトロニクス誌2004年8月30日号より）
FPGAによるASIC市場の置き換えが急速に進んでいる状況
日経エレクトロニクス誌2006年4月24日号より
なぜASIC市場を置き換えているのか？
• 半導体LSI技術の一つの大きな課題は、開発費の高騰
FPGA
総
コ
ス
ト
ASIC
FPGAが有利
ASICが有利
生産量
FPGAとASICのコスト比較
日経エレクトロニクス誌2003年9月1日号より
FPGA is Amazon
Amazon.com が書籍市場のロングテイル
から利益を生み出す
のに成功したように、
LSI市場のロングテイ
ルから大きな利益を
生み出せる
少数の標準品
生
産
量
(CPU,ASSP…)
ロングテイル
(FPGA)
LSIの品種
アイランドスタイルFPGAの構造
IOブロック(IOB)
スイッチ
配線トラック
ブロック(SB)
コネクション
ブロック(CB)
ルックアップ
テーブル(LUT)
ロジック
ブロック(LB)
Dフリップ
フロップ(FF)
LB
CB
LUT
FF
・
・
・
・
SB
10
C
B
ルックアップテーブル（LUT）
• ルックアップテーブル＝真理値表
AND回路
A
B
NAND回路
Y
A
B
A
B
Y
メモリ
A
B
Y
A
B
Y
X
1
0
0
0
0
0
1
0
1
0
0
1
0
X
0
Y
1
0
0
1
0
0
1
1
1
1
1
0
X
0
X
0
11
アイランドスタイルFPGAの構造
IOブロック(IOB)
スイッチ
配線トラック
ブロック(SB)
コネクション
ブロック(CB)
ルックアップ
テーブル(LUT)
ロジック
ブロック(LB)
Dフリップ
フロップ(FF)
LB
CB
LUT
FF
・
・
・
・
SB
12
C
B
配線領域 (SBおよびCB)
• 配線領域はマルチプレクサ(MUX)のかたまり
• FPGAは配線=MUXのおばけ
0
CB
1
メモリ
LBへ
In1
SB
In2
Out
In3
In4
13
FPGAの設計フロー
1. 回路記述
2. 論理合成
HDL
ステートマシン
回路図入力
3. テクノロジマッピング
A
0
0
1
1
B
Y
0
A
1
0
0
0
1
1
0
BA
0
00
0
10
1
01
1
11
A
B Y
AA BB
A
0
0
0
Y B 00 Y 00
0
0
1
0
0 0 00 0 11
0
1
0
0
0 1 11 0 00
1
1
1
1
0 0 11 0 11
1
11
1
A
B
Y
Y
Y
0B
000
0
010
1
010
0
11
1
0Y
0
10 A0
00 0 0
10 0 1
1
1
1
B
Y
0
0
1
0
0
0
1
1
00010101010101010
10101010101010100
101000111010100010
011100100100100001
001011010010010001
010010100001001101
01010100010010101
6. メモリへ書き込み
5. 構成データ作成
4. 配置配線
回路記述さえできれば、後は自動で行われる
ソフトウェア技術者でも設計が比較的容易にできる
14
FPGAの技術課題
• 動作速度が遅い
• チップ単価が高い
• 消費電力が大きい
FPGA vs. ASIC
面積
40:1
クリティカルパ
ス遅延
3.2:1
動的消費電力
12:1
静的消費電力
87:1
Kuon and Rose, Measuring the
Gap Between FPGAs and ASICs,
FPGA 2006, Feb. 2006
特に静的消費電力の問題は深刻
FPGAは単位論理機能あたりより多くのトランジスタを使用
15
低消費電力化技術
16
LSIの消費電力増大
出典：Intel
主な要因
• 集積度の増大
• 高クロック化
• 漏れ電流の増大
LSIチップの低消費電力化技術が
高集積化・高速化技術にもまさる
優先課題に
17
動的消費電力と静的消費電力
総消費電力P = 動的消費電力Pd＋静的消費電力Ps
Pd = C V2 f a
• 容量 C と電圧 V は微細化で減少、しかし V の減少は飽和
• V を下げるのが最も強力
• 周波数 f を下げる、スイッチング確率 a を下げる
Ps = Ileak V
• 漏れ電流Ileakは微細化で増加
• Ileakを減らすにはトランジスタの特性を変える
18
動的消費電力の減少と静的消費電力の増加
• トランジスタの微細化にともない、漏れ電流による静的消費
電力の増大が深刻に
動的消費電力↓
トランジスタ
の微細化
信号振幅小
より深刻なIonとIoffの
トレードオフ
静的消費電力↑↑
Morifuji et.al., IEEE Trans. on E.D., Vol.53, No.6, June 2006
微細化にともない
消費電力も低下
→ムーアの法則
ムーアの法則
の阻害要因！
Intel Tech. Journal, Vol.06, Issue02, May,2002
19
低消費電力化技術
対動的消費電力
• 微細プロセスを使う
• スイッチングを減らす
• クロックを遅くする
• クロックゲーティング
対静的消費電力
• 特性の違うトランジスタを
使い分ける
• トランジスタの特性を変
える
• パワーゲーティング
• 電圧を下げる
20
クロックゲーティング
• クロックが必要ない時に回路にクロック信号が届か
ないようにする
• 広範囲で制御できればより効果的
LUT
FF
CLK
EN
21
パワーゲーティング
• 回路が動作しない時に電源を切る
• 低消費電力化としては最も効果的だが、回路内の
データの退避が必要となってしまう
• PCのスリープや休止状態向き
Vｄｄ
EN
回路
GND
22
特性の違うトランジスタを使い分ける
•
•
•
•
回路には遅くてもよい部分がある
製造時にあらかじめ作り分けておく
全体の動作速度を落とさずに低消費電力化が可能
多くの市販製品にも適用されている筋の良い技術
高速・電力大
低-Vth
電力小・低速
高-Vth
クリティカルパス（ボトルネック）
23
ここでもう一度
FPGAの技術課題
• 動作速度が遅い
• チップ単価が高い
• 消費電力が大きい
FPGA vs. ASIC
面積
40:1
クリティカルパ
ス遅延
3.2:1
動的消費電力
12:1
静的消費電力
87:1
Kuon and Rose, Measuring the
Gap Between FPGAs and ASICs,
FPGA 2006, Feb. 2006
特に静的消費電力の問題は深刻
FPGAは単位論理機能あたりより多くのトランジスタを使用
24
FPGAの低消費電力化
• 一般的な低消費電力化技術はFPGAでも
使えるか？
高速・電力大
低-Vth
電力小・低速
高-Vth
FPGAは製造時
にどこを高速で、
どこを低消費電
力にするかを決
められない
クリティカルパス（ボトルネック）
低消費電力化技術にもやわらかさが必要
私達の研究
FLEX POWER FPGA
26
やわらかいトランジスタ（XMOS）
• 80年代に電総研で発明
– 近年ダブルゲートトランジスタと言われ，超微細デバイス開発には
必須の構造とされ世界的に研究されている
• 4端子駆動型XMOSトランジスタ
– 独立した2つのゲートを持つ新構造
独立ゲート
G1
ソース
S
SRAM
ドレイン
D
独立ゲート
G2
1.5 m
高速
（電力大）
電力小
（低速）
[ Y. Liu et al. IEDM2003 ]
エレクトロニクス研究部門
先端シリコンデバイスG
高速（消費電力大）と低消費電力（低速）という
特性を電気的に制御できるやわらかいデバイス
27
XMOS+FPGA = Flex Power FPGA
回路再構成機能 （FPGA）＋ 速度・消費電力再構成機能 （XMOS）
SRAM
＋
高速
（電力大）
電力小
（低速）
＋ コンフィギュレーション
配置・配線
パワーマッピング
やわらかいデバイス技術
やわらかい回路技術
ソフトウェア技術
• 配置配線後にトランジスタの特性変更が可能
– FPGAでも静的消費電力を大幅に削減可能
– ボトルネックをさらに高速化
高速動作と低消費電力の両立
28
競合技術との比較
Power Gating
未使用資源の
Vddを遮断
FPGA2004(PSU/Xilinx)
Programmable Vdd
ロジックブロック
に供給するVddを
複数から選択
FPGA2004(UCLA)
DAC2004(UCLA)
Altera StratixIII
Programmable Power
Static Vt
Optimization
高速である
必要のない機能
(SRAM等)を
固定的に高Vtに
CICC2003(Xilinx/UCLA)
Xilinx Virtex-4 Triple Oxide
Static Heterogeous
Speed/Power Structure
一部のロジック
ブロックだけを
固定的に高Vt化
CADがこれを
考慮し配線
IEICE2004(Matsumoto)
CICC2005(Xilinx)
FieldProgrammable Vt
ロジックブロック
のVtを個別に
再構成可能に
Flex Power FPGA
Altera StratixIII
Programmable Power
高低Vt比率の自由度
未使用資源で生じる
静的消費電力の削減
クリティカルパス外の
回路の動的消費電力の
削減
(SRAM等の)漏れ電流の削減
(~38%)
更なる漏れ電流の削減(~33%)
ただし性能も低下(5% )
標準CMOSプロセスで実現可
→クリティカルパス外を可
能な限り高-Vt化可能
→最大限の漏れ電流削減
→ クリティカルパスの
Vt はさらに低く
(フォワードバイアス)
→高速化の可能性
クリティカルパス外の
回路の電力削減は不可
電源SW抵抗分の影響
静的消費電力の削減は小
複数の信号レベルが混在
レベルシフタ回路が必要
→ 遅延による性能低下
電源SW抵抗分の影響
ロジック部分は
漏れ電流が多いまま
29
配線の自由度に制約
→ 性能の低下
高低Vt比率の自由度に制約
→ 電力削減効果のロス
もしくは性能の低下
設計の複雑さ
面積オーバヘッド
[ 解決は可能か ? ]
研究ツール : Flex Power VPR
•
•
VPR ：トロント大が開発し広く使われているFPGA 研究ツール
オリジナルVPRに Flex Power FPGA評価のための機能を追加：
– パワーマッピングアルゴリズムを実装
– 消費電力評価機能を実装
•
様々なベンチマーク回路を用いて、Flex Power FPGAの消費電力と動作
速度を評価することが可能
Start
Netlist
Logic Optimization (SIS)
Technology Mapping (SIS)
Activity Estimator (UBC ACE)
Mapped Netlist
Switching Activity
Packing (UBC T-VPACK)
Placement (Original VPR)
Routing (Original VPR)
Power Optimization
(Flex Power VPR)
Power Estimation
(modified UBC VPR)
Parametized
Architecture
Transistor
Parameter
for Vth Control
Power Estimates
End
30
シミュレーション結果
• Flex Power VPRを用いて低消費電力化の効果を評価
0.35
0.30
Conventional High-Performance FPGA
Flex Power FPGA
0.12
0.10331
0.20
0.08
Static Power (W)
0.10
0.15
0.10
0.06
0.04837
@139MHz
0.04
0.05
0.02
0.00329
@139MHz
0.00
0.00002
@91MHz
0.00
alu
4
ap
ex
2
ap
ex
big 4
ke
y
clm
a
de
s
dif
fe
q
ds
i
ell p
ipt
ex ic
10
10
ex
5p
fri
s
m c
ise
x3
pd
c
s2
9
s3 8
8
s3 417
85
84
.1
se
q
sp
la
ts
en
g
Static Power (W)
@139MHz
0.25
Static power reduction in 20 MCNC benchmarks
(BPTM 70 nm, high performance)
Conventional HighPerformance FPGA
Conventional FPGA with
Sleep Transistor
Flex Power FPGA
Conventional Low-Power
FPGA
Power and speed comparison
with 4 types of FPGA
20種類のベンチマーク回路についてスタティックパワーの比率を比較 Flex
Power FPGA は動作周波数を落とすことなく
静的消費電力を平均1/30に削減可能
31
シミュレーション結果の分析
•
漏れ電流が1/30になる理由は明快に説明可能
高速のノード数の割合 ≈ 1.3%
Hi-Vtの場合のIoff ≈ 1/50
1×1.3%+1/50×98.7% ≈ 1/30
• 低消費電力実現の鍵は：
– Low-Vtノードの割合が十分小さいこと
1.3%
50.6%
% of L-Vt
% of H-Vt (used)
% of H-Vt (unused)
48.1%
日経マイクロデバイス2006年10月号「バラつきに
シミュレーション結果におけるVtの分布とその要因
強い設計手法, 富士通が高速プロセッサで実証」より
（約半分は未使用資源によるもの）
– Hi-VtでのIoffを十分小さくできること
32
制御バイアス電圧セットの最適化
27組のバイアス電圧セット（BBVS）について評価を行い、最も低消費電力になる組
み合わせを探索、最適なBBVSを決定するための指針を提案
(FP)2GA
SRAM
+0.6
-1.2
BBVS
100%
SRAM
0.0
-0.8
Which BBVS
performs the best?
(FP)2GA
BBVS
SRAM
+0.6
0.0
-1.0
•
•
•
(FP)2GA
BBVS
+0.6
0.0
-0.4
-1.2
relative static power compared
with conventional 0.0V bias
BBVS
120%
(FP)2GA
SRAM
80%
60%
40%
+0.6@197MHz
+0.2@185MHz
BBVS(+0.6, -0.4)
37.9%
197MHz
+0.4@190MHz
+0.0@178MHz
BBVS(+0.2, -0.8)
6.7%
185MHz
BBVS(0.0, -0.8)
3.6%
178MHz
BBVS(+0.4, -0.6)
20%
13.5%
190MHz
0%
0.0
-0.2
-0.4
-0.6
-0.8
-1.0
reverse bias voltage for high-Vth transistor
BBVS(0.0V,-0.8V)を用いることによって静的消費電力を最大1/30まで削減
+0.6VのFBBを用いることにより約10％の高速化を達成しつつ、BBVS(+0.6,-0.4)を用い
ることによって37.9%まで静的消費電力を削減
Hi-Vt用トランジスタのバイアス電圧に最適点があることを示した
33
-1.2
Hot
&
Cool
Hot & Cool実現の鍵 : Vt 制御粒度
•
Hot & Cool 実現の鍵は細粒度なVt制御
– 限られた Hot な回路を大多数を占める Cool な回路から正確に切り分け
•
問題点は面積オーバヘッド
トランジスタ領域と
ウェル領域の間のマージン
電力制御
レジスタ
電力制御
レジスタ
電力制御
レジスタ
電力制御
レジスタ
ウェル間の
マージン
バイアス電圧
選択スイッチ
電力制御
レジスタ
電力制御
レジスタ
34
様々なVt 制御粒度
ロジックブロックのVt制御粒度のバリエーション
1 分割
No Control
5分割
25分割
30分割
84分割
スイッチブロックのVt制御粒度のバリエーション
No Control
1分割
・
・
・
8分割
・
・
・
32分割
・
・
・
35
96分割
・
・
・
・
・
・
Vt制御粒度の評価
面積モデルと電力モデルを設定し、様々な分割粒度の
ロジックブロック／スイッチブロックの組み合わせのパフォーマンスを評価
スタティック消費電力
1.2
0.8
0.6
0.4
Static power
1
0.2
●
○
s
on
si
vi
di
s
84
on
si
vi
di
s
30
on
si
vi
di
25
ns
io
vis
di
5
n
io
vis
di
l
1
ro
nt
co
Logic block
o
l
ro
nt
co
o
n
N
io
vis
di
ns
1
io
vis
di
ns
5
io
s
vi
di
s
25
on
si
vi
di
s
30
on
si
vi
di
最細粒度
最細粒度
N
96 divisions
32 divisions
8 divisions
1 division
Switch
No control
block
0
84
No control
1 division
8 divisions
32 divisions
Switch
96 divisions
block
2.2
2
1.8
1.6
1.4
1.2
1
0.8
0.6
0.4
0.2
0
Area overhead
面積オーバヘッド
Logic block
ロジックブロックを25分割、スイッチブロックを8 分割することにより、面積オーバヘッド40%
以下でスタティックパワーを5分の1に削減
面積オーバヘッドを50%まで許容すれば、スイッチブロックを32分割することにより、スタ
ティックパワーを10分の1まで削減（回路情報：パワー情報≒５：１）
回路技術・レイアウトテクニックの改善により、更なるオーバヘッド削減を目指す
36
Flex Power FPGA実験チップの試作
•
•
商用 90nm バルク CMOSプロセスのシャトルサービスを利用して最初の
Flex Power FPGA 実験チップを試作
機能は限定「リングオシレータ専用FPGA」，FPGAブロック 10×10
• 目的:
– Flex Power FPGA基本回路(LUT, BUF他)の動作確認
– コンフィギャレーションメモリ内容によるしきい値制御機能の動作確認
– 面積オーバヘッドの感触をつかむ
(FP)2GA
LUT
FF
P-ch Vbias
SRAM
N-ch Vbias
37
Flex Power FPGA実験チップの評価
簡易テストボードを利用してFlex
Power FPGA 実験チップの基本動
作を確認
– リングオシレータ回路をFPGAに
マッピング → 発振動作を確認
– バイアス電圧の切り替えにより
発振周波数の変化を確認
– バイアス電圧の切り替えにより
漏れ電流の変化を確認
リングオシレータ発信周波数の変化
バイアス電圧による全体遅延時間の変化
バイアス電圧によるコア回路漏れ電流の変化
1.7
1.2
Relative Static Current
1.6
Relative Propagation Delay
•
1.5
1.4
1.3
1.2
1.1
1
1
0.8
0.6
0.4
0.2
0
0.9
+1.0V/0V
+1.0V/0V
+1.5V/-0.5V
p-well bias/n-well bias
38
+2.0V/-1.0V
+1.5V/-0.5V
pmos well bias/nmos well bias
+2.0V/-1.0V
Flex Power FPGAフル機能試作チップの開発
部分回路のみを搭載した実験チップに引き続き、FPGAとしてのフル機能を搭
載したFlex Power FPGA試作チップを開発
•国内90nmシャトルサービスを利用、5mm角チップに200万トランジスタを集積
•10×10の基本タイルで構成、1タイルあたり32箇所、全チップで３万以上のし
きい値電圧制御ドメインを持ち、チップ内の消費電力をきめ細かく制御可能
Flex Power FPGAフル機能試作チップのレイアウト（全チップ(左）と基本タイル(右) ）
39
基本タイルの詳細
• 4BLEクラスタ構造、各BLEは4入力LUTとDFF
• 単方向配線セグメント上下左右各2本、配線セグメント長4
• 1タイルあたり32箇所のVt制御ドメイン、2種類のバイアス電圧を切り替え
IMUX
SMUX
• 回路設計は安全重視、面積最適化は未着手
SREG
TI2TI0 TO2 TO0
TI3TI1 TO3TO1
2
LO3
LO2
LO1
LO0
LI3
LI2
LI1
LI0
RI3
RI2
RI1
RI0
2
32
12
RO3
RO2
RO1
RO0
4
4
IMUX
SMUX
LMUX 4
8
4
OMUX
4
BLE
BLE
BLE
BLE
OMUX
SREG
2
2
BBCTRL
BO2BO0 BI2BI0
BO3BO1 BI3 BI1
SREG
40
BLE
BBCTRL
LMUX
新ソフトウェアツールの開発
• VPRの限界を破るべく、独自のソフトウェアツールを開発中
• テクノロジマッピング、配置、配線、Vｔマッピング、論理シミュレー
ション、消費電力評価、ばらつき評価機能などを内蔵
• 将来を見越した柔軟なアルゴリズム構造を採用
• 実験ボードに接続されたパタンジェネレータ向けファイルを直接出力
41
JST/CREST課題「しきい値電圧をプログラム
可能な超低消費電力FPGAの開発」
• 実用レベルのFlex Power FPGAチップ・周辺ソフトウェアの開発を目指す
• FPGAの静的消費電力を従来の100分の1以下に削減することを目指す
2006
2007
2008
4
4
4
10
10
実験チップ TEGチップ 0708チップ0711チップ
Flex Power VPR
実験ボード
10
2009
4
10
2011
2010
4
10
4
10
3
08/12チップ
新ソフトウェアツール
Flex Power FPGA基本チップ
•FPGAフル機能の集積
•上記チップ用CADソフトウェア環
境の整備
Flex Power FPGA改良チップ
•回路・面積等を改良・性能最適化
しきい値制御の細粒度化・面積
オーバヘッドの削減
FPGAとしての機能性向上
•配置・配線・Vtマッピングソフト
ウェアの改良・機能性向上
42
Flex Power FPGA発展チップ
•1/100を目指し新機能を導入
•Dynamic Flex Power FPGA
処理に応じてVtマッピング
を動的に変更可能
•Super Flex Power FPGA
制御性の良好なトランジス
タの採用
•Robust Flex Power FPGA
デバイス特性ばらつき補正
垂直統合型研究開発
Flex Power FPGAの研究開発は、デバイス・回路・アーキテクチャ・ソ
フトウェア技術にわたる垂直統合的インテグレーションの賜物である
アーキテクチャ
TI2
TI0TO2
TO0
TI3
TI1TO3
TO1
LO3
LO2
LO1
LO0
LI3
LLI2
LI0
I
1
SMUX
ソフトウェア
2
2
BLE
32
12
4
IMUX
BLE
4
LMUX
BLE
4
OMUX
BLE
4
8
RI3
RI2
RI1
RI0
RO3
RO2
RO1
RO0
SREG 4
2
2
BBCTRL
BI2
BI0
BO2
BO0
BO1
BO3
BI3
BI1
CMP-line Stopper
Poly-Si
G1
G2
BOX
回路
デバイス
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（謝辞も含む）主要文献リスト
1. 河並他, “Flex Power VPRの概要,” 第4回リコンフィギャラブルシステム研究会論文集,
pp.196-203, Sept. 2004.
2. 河並他, “Flex Power FPGAにおけるしきい値電圧最適化アルゴリズムの検討,” 信学技
報, vol.105, no.288, pp.31-36, Sept. 2005.
3. T. Kawanami et.al. Preliminary Evaluation of Flex Power FPGA: A Power
Reconfigurable Architecture with Fine Granularity, IEICE Trans. Inf. & Syst., Vol.E87D, No.8, pp.2004-2010, Aug. 2004.
4. T. Kawanami et.al. Optimization of the Body Bias Voltage Set (BBVS) for Flex Power
FPGA, IEICE Trans. Inf. & Syst., Vol.E90-D, No.12 pp.1947-1955, Dec. 2007.
5. M. Hioki et.al., Evaluation of Granularity on Threshold Voltage Control in Flex Power
FPGA, 2006 IEEE Int. Conf. on FPT, pp.17-23, Dec. 2006.
6. 日置他, “Flex Power FPGAの回路レベルからチップレベルまでの一貫したシミュ
レーション評価,” 信学論D,Vol.J89-D, No.6, pp.1071-1081, June 2006.
7. M. Hioki et.al., A Power Configurable Block Array Connected in Series as First
Prototype Flex Power FPGA Chip, 2007 IEEE Int. Conf. on FPT, pp. .285-288, Dec.
2007.
8. 小池, “XMOSトランジスタの回路応用技術,” 電子情報通信学会誌, pp.36-40, Jan.
2008.
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