Transcript p + -InP

ベル研出張報告
木下 基
稲田 智志
出張目的
２セクション分割型半導体レーザーの作成
位相調整領域付
半 導 体 レー ザ ー チ ップ
G ain
コリメート
レンズ
エタロン
P h ase
HR膜
AR膜
外部反射鏡
エタロンフィルター用半導体レーザーの作成
V
これらについて…
設計のためのノウハウを得る
結晶成長＆プロセスを行う
共同研究者との親善
語学力向上
観光
Map
Murray Hill
Crawford Hill
Crawford Hill
正面玄関
裏山から
ホーンリフレクタアンテナ
！？
埋め込み型半導体レーザーの作成
1.3μmＬＤ
Grow successive
n-InP, n-InGaAsP,
p-InP on substrate
by MOCVD.
p+-InP
p+-InGaAs
u-InP
InGaAsP
p+-InP
n-InP
20nm
50nm
800nm
酸化防止のため
金属とのcontactのため
Q1.1
25nm
Q1.3
150nm
Q1.1
25nm
n-InP(sub)
Remove p+-InGaAs,
p+-InP layers with
HCl.
p+-InP
p+-InGaAs
u-InP
InGaAsP
p+-InP
n-InP
n-InP(sub)
Deposit SiO2.
SiO2(120nm)
p+-InGaAs
u-InP
InGaAsP
p+-InP
n-InP
n-InP(sub)
Spin-coat p-resist.
Pre-bake the resist.
resist
SiO2
p+-InGaAs
u-InP
InGaAsP
p+-InP
n-InP
n-InP(sub)
Exposure
mask
resist
SiO2
p+-InGaAs
u-InP
InGaAsP
p+-InP
n-InP
n-InP(sub)
Develop
resist
SiO2
p+-InGaAs
u-InP
InGaAsP
p+-InP
n-InP
n-InP(sub)
Rinse & post bake
resist
SiO2
p+-InGaAs
u-InP
InGaAsP
p+-InP
n-InP
n-InP(sub)
Remove SiO2 with HF
resist
SiO2
p+-InGaAs
u-InP
InGaAsP
p+-InP
n-InP
n-InP(sub)
Remove resist.
Form SiO2 stripes.
SiO2
p+-InGaAs
u-InP
InGaAsP
p+-InP
n-InP
n-InP(sub)
Deep Etching with
HBr:HCl:HAc:H2O2
SiO2
p+-InGaAs
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
Deep Etching with
HBr:HCl:HAc:H2O2
SiO2
p+-InGaAs
u-InP
InGaAsP
n-InP
n-InP(sub)
p+-InP
実際に再成長させる厚さ
Regrow iron doped
InP and n-InP layor
on the wafer.
SiO2
p+-InGaAs
n-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Remove SiO2 with
pure HF.
SiO2
p+-InGaAs
n-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Remove InGaAs with
H2SO4:H2O:H2O2.
n-InP
p+-InGaAs
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
regrow p++-InP
layer
ドープするZnの
濃度を徐々に
増やしていく。
n-InP
p++-InP(2μm)
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
regrow p+-InGaAs
and p+-InP layers
p+-InP
p+-InGaAs
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Paste p-resist.
resist
p+-InP
p+-InGaAs
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Exposure
mask
resist
p+-InP
p+-InGaAs
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Develop
resist
p+-InP
p+-InGaAs
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Deep etching to
make trenches.
resist
p+-InP
p+-InGaAs
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
P-InP層の
separate
Remove resist.
p+-InP
p+-InGaAs
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Deposit SiO2
p+-InP
p+-InGaAs
SiO2（540nm）
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Paste p-resist
resist
p+-InP
p+-InGaAs
SiO2
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Exposure
mask
p+-InP
p+-InGaAs
resist
SiO2
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Develop
resist
SiO2
p+-InP
p+-InGaAs
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Remove SiO2 with HF
resist
SiO2
p+-InP
p+-InGaAs
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Remove InP with HCl.
resist
SiO2
p+-InP
p+-InGaAs
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Evaporate 1st-metal.
1st-metal(410nm)
p+-InP
p+-InGaAs
resist
SiO2
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Remove resist
(lift-off).
1st-metal
p+-InP
p+-InGaAs
SiO2
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Remove resist
(lift-off).
1st-metal
p+-InP
p+-InGaAs
SiO2
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Put n-resist.
resist
1st-metal
p+-InP
p+-InGaAs
SiO2
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Exposure
mask
resist
1st-metal
p+-InP
p+-InGaAs
SiO2
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Develop
resist
1st-metal
p+-InP
p+-InGaAs
SiO2
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Develop
resist
1st-metal
p+-InP
p+-InGaAs
SiO2
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Evaporate 2nd-metal.
2nd-metal(860nm)
resist
1st-metal
p+-InP
p+-InGaAs
SiO2
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Remove resist.
(Lift-Off)
2nd-metal
1st-metal
p+-InP
p+-InGaAs
SiO2
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Lift-Off
2nd-metal
1st-metal
p+-InP
p+-InGaAs
SiO2
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Thinning to 200μm
2nd-metal
1st-metal
p+-InP
p+-InGaAs
SiO2
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Thinning
2nd-metal
1st-metal
p+-InP
p+-InGaAs
SiO2
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
Evaporate
n-electrode
2nd-metal
1st-metal
p+-InP
p+-InGaAs
SiO2
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
metal(560nm)
完成！
p-electrode
p+-InP
p+-InGaAs
SiO2
n-InP
p++-InP
i-InP
u-InP
p+-InP
InGaAsP
n-InP
n-InP(sub)
n-InP
n-electrode
ＬＤ
900μm
900μm
300μm
300μm
ＱＷＬＤ
900μm
900μm
300μm
300μm
Ｉ－Ｌ特性*
Ｉ－Ｖ特性*
Current (mA)
Intensity (arb. unit)
100
80
60
40
20
0
0
10
20
30
40
50
60
-0.5
0.0
Intensity (W)
1.0
1.5
2.0
Voltage (V)
Current (mA)
発振スペクトル*
1.6x10
0.5
-3
LD
QWLD
1.2
発振波長
1.3nm
1.45nm
0.8
閾値
140mA
(2mm)
70mA
(900μm)
0.4
0.0
1440
35mA
(300μm)
1450
1460
Wavelength (nm)
1470
*いずれもQWLD、300mm
２セクション分割型半導体レーザー
２セクション分割型半導体レーザーの作成法
Selective Area Growth
基板上に蒸着されたSiO2膜によって生じる気相密度の偏りとマイグレーション
によって、エネルギーギャップの異なる構造を同一基板上に生成する。
この部分に成長する量子井戸は、
他の領域のものよりも厚くなる
（エネルギーは低くなる）
Q1.3
Q1.5
損失の小さいジョイントが可能
再成長の手間が省ける
エネルギーの制御が困難
Butt Joint
1.5mm用層を成長後光リソグラフィによって選択的にエッチングを行い、
その後、 1.3mm用層を再成長させる。
SAGより確立された手法
ジョイントの損失が大きい
Photo Resist & SiO2
p
Q1.5
n
Substrate
再
成
長
p
p
n
Substrate
これらのプロセスには光リソグラフィ用のマスクが不可欠であり、今後それ
らの設計・作成から行わなければならない。
Q1.3
達成状況
1.3mm帯DHと1.45mm帯QW半導体レーザーを作成した。
（共振器長300～1100mmのレーザーを計２５０個程入手）
今後
透過測定による位相変調性の評価
HRコーディングを施し、エタロンフィルタとして使用
２セクション分割型半導体レーザーの作成方法について
ディスカッションを行った。
今後
プロセス用のマスクの設計と作成
→素子を作成する。
高速広域変調デバイス(Coupled QW)に関するディスカッ
ションを行った。
今後
理論の理解とデバイスの設計