Transcript ppt - KEK

SOI Pixel / Electronics Development
2006.12.22 学術創成"ILC研究会”
KEK Yasuo Arai
KEK Detector Technology Project : [SOIPIX Group]
Y. Arai、Y. Ikegami、H. Ushiroda、
Y. Unno、O. Tajima、T. Tsuboyama、
S. Terada、M. Hazumi、H. IkedaA、
K. HaraB、H. IshinoC、T. KawasakiD、
G. VarnerE, E. MartinE, H. TajimaF,
M. OhnoG, K. FukudaG, H. KomatsubaraG,
J. IdaG, H.HayashiG
KEK、JAXAA、U. TsukubaB、TITC、
Niigata U.D、U. HawaiiE, SLACF,
OKI Elec. Ind. Co.G
Introduction
Feature of SOI (Silicon-On-Insulator)




Full Dielectric Isolation :
Latchup Free, Small Area
Low Junction Capacitance :
High Speed, Low Power
No Well junction, Thin Film :
Low Leakage, Low Vth Shift (~300 ºC)
Small Active Volume :
High Soft Error Immunity
Feature of SOI Monolithic Pixel detector

Bonded Wafer (High Resistive Substrate + Low Resistive Top Si).

Standard CMOS Electronics (NMOS, PMOS, MIM Cap etc. can be used).

Monolithic Detector, No Bump Bonds (Lower cost, Thin Device).

High density (Smaller Pixel Size is possible).

Small capacitance of the sense node (High gain V=Q/C)

Industrial standard technology (Cost benefit and Scalability)
Explore possibility of SOI
detector for future experiments
(ILC, SLHC, Super-Belle etc.)
and other applications
(Medical, Material etc.)
OKI SOI Pixel Process
Process
0.15m Fully-Depleted SOI CMOS process,
1 Poly, 5 Metal layers (OKI Electric Industry Co. Ltd.).
SOI wafer
Wafer Diameter: 150 mm,
Top Si : Cz, ~18 -cm, p-type, ~40 nm thick
Buried Oxide: 200 nm thick
Handle wafer: Cz、>1k -cm (n-type), 650 m thick (SOITEC)
Backside
Thinned to 350 m, and plated with Al (200 nm).
p+/n+ Implant and
Contact formation
3D Readout for ILC (@FNAL)
•Fermilab will contribute an ILC readout chip design
to MIT-LL 0.18 micron three tier SOI 3D
multiproject run October 1
•~2.5 mm x 2.5 mm chip, 64x64 20 micron pixels
•Does not include sensor integration
–Bond readout circuit to an independent sensor
wafer (precursor to full 3D integration run)
•Design includes amp/disc, time stamp, pixel control,
token passing –Use token passing scheme developed for
BTEV pixel and silicon strip RO chips to sparsify
data output
–Do not store pixel addresses in the pixel cell.
–Store analog and digital time stamps in the hit
pixel cell.
–Store double correlated sample in pixel
•Initial design uses independent pixel cell
processing. Multiple cell processing (cell grouping)
on multiple tiers will reduce the overall transistor
count, but is too complex for the first iteration
Multi-project run has 3 tiers
each with 3 metal layers
OKI Diode TEG
Metal contact & p+ implant
Al
n+ - back
p-n junction I-V characteristics
p+ - back


Good Diode
Characteristic
Substrate is n type.
~700 -cm
(~6 x 1012 cm-3)
Pixel TEG
CMOS Active Pixel
Sensor Type
20 m x 20 m
32 x 32 pixels
Pixel Layout
Window for Light
Illumination
(5.4 x 5.4 um2)
20 m
6" MPW wafer
(pixel)
2.5 mm (chip)
p+ junction
2.5 mm (chip)
Storage Capacitance
(100 fF)
Pixel I-V characterisitic
Vbreak ~ 100 V
Hot Spot observed with infrared
camera
I = 40 A, T = 1 min
Corner of the bias ring
 Smooth the corner at next submission.
(only 45o allowed by design rule in previous run. next +30o and 60o)
Laser Image
Plastic Mask
32x32 image view with 670nm
Laser and plastic mask
Vdet = 10 V Laser (670 nm)
Exposure Time = 7 s
Response to -ray source
90Sr
Performance test as a
particle detector
Output of one channel is
observed with oscilloscope.
Pixel sensor
90Sr
source
The voltage jump corresponds to a particle hit.
V sense 
Q
C

0.6 fC
8 fF
Vdet = 10 V
 70 mV
Wdepletion ~ 44 m
Q ~ 3500 e (0.6 fC)

Expected signal amplitude was
observed for -ray.
Back Gate Effect
Threshold Variation
Back Gate
IO Buffer
Substrate Voltage act as Back Gate,
and change transistor threshold.
Signal disappears at 16V
Consistent with SPICE simulation.
Back Bias Simulation
and p+ location
ENEXSS :
3D TCAD Simulator
Back Gate effect can be
reduced by placing p+
implant near transistors.
D = (80, 5, 2 m)
NMOS
BOX (200 nm)
(5 m wide p+, 1 x 1020 cm-3)
Bulk: n- (~6 x 1012 cm-3)
350m
Backbias (0-100 V)
Diode Electric Field
Chip Thinning
水海道市内守谷町4382-4
CMP : Chemical Mechanical Polishing
外観検査（after 290 m  100 m thinning)
傷や欠け
・研磨後に数カ所欠けが増えたが、全て問題ない範囲
・研磨前後の差はほとんど見られなかった
研磨後の外周部の糊残り
・納品直後は外周部に研磨粉が沢山付着していたので再洗浄を要求
・再洗浄後も写真のように取れきれないで残る糊がある
・研磨時の発熱で焼き付いた物らしい
・アルコール付き綿棒でこすっても取れない
・側面は我慢出来るが、表面は無くしたい
研磨前 厚さ290 m
26 deg.C
306nsssd-3D
t=290um
0.450 -0.500
0.400 -0.450
0.350 -0.400
0.500
0.300 -0.350
0.450
ATLAS Si Strip
薄型化試験
0.250 -0.300
0.400
0.200 -0.250
0.350
0.150 -0.200
0.300
Z [mm]
0.100 -0.150
0.250
0.050 -0.100
0.200
0.000 -0.050
0.150
60
0.100
45
0.050
26 deg.C
306nsssd-3D
t=100um
60
X [mm]
50
40
15
30
20
10
30
0
0.000
Y [mm]
0
0.450 -0.500
0.400 -0.450
0.350 -0.400
0.500
0.300 -0.350
0.450
0.250 -0.300
0.400
0.200 -0.250
0.350
Z [mm]
0.150 -0.200
0.300
0.100 -0.150
0.250
0.050 -0.100
0.200
0.000 -0.050
0.150
0.100
0.050
0.000
64 mm角センサー
X軸=ストリップ方向
0 5 10
15 20 25
30 35 40
0
45 50 55
60
X [mm]
60
50
40
30
20
10 Y [mm]
他に2.5 mm角チップも
100umまで削った。
研磨後 厚さ100 m
SOI MPW(Multi Project Wager) Run
＊17 designs were submitted on Dec. 5
2.4 mm x 2.4 mm --- 10 chips
5.0 mm x 5.0 mm --- 6 chips
10.2 mm x 10.2mm --- 1 chip
Oki
(TEG1)
Hawaii
(KEK)
Strip
(KEK)
積分型
Pixel
(KEK)
Preamp(
KEK)
Oki
(TEG3)
Oki
(TEG2)
KEK
(TEGs)
Photon Counting
型Pixel (KEK)
JAXA
StripPix
(KEK)
放射線
試験用Tr
TEG
(KEK)
~20mm
LBL
FNAL
Submission Summary
Top Cell Name
Chip size
Affiliation
Designer(s)
VARPIXEL
2.4 mm
Osaka Univ.
H. Miyake
TOPPIXN
2.4 mm
KEK
Y. Arai
OKI0612
2.4 mm
Tokyo Univ.
H. Takahashi, K. Shimazoe, Fuiwara
Achip
2.4 mm
LBL
P. Denes
OKI_TOP
2.4 mm
FNAL(BNL)
G. Deptuch
ATEG
2.4 mm
JAXA/ISAS
H. Ikeda
BTEG
2.4 mm
JAXA/ISAS
H. Ikeda
CTEG
2.4 mm
JAXA/ISAS
H. Ikeda
isas_set0612
2.4 mm
JAXA/ISAS
D. Kobayashi
RADFET1
2.4 mm
KEK
T. Tsuboyama
HawaiiNSUBSTRATE
5.0 mm
U. of Hawaii
E. Martin, G. Varner
detectorPOLY
5.0 mm
KEK
T. Tsuboyama
TOP_PIXELSTRIP
5.0 mm
KEK
Y. Ikegami, Y. Arai
TOP_8PREAMP
5.0 mm
KEK
Y. Ikegami
TOPTEG2
5.0 mm
KEK
Y. Arai
TOPINTPIX
5.0 mm
KEK
Y. Arai
TOPCOUNT
10.2 mm
KEK
Y. Arai
Osaka Univ.
Fi g. 1 VARP IXE L
80 x 50 x (6 種) pixels
Fi g. 1 A c h ip
LBL
64 x 64 pixels
Fi g. 1 OK I_ TO P
FNAL
JAXA
Fi g. 1 A TE G
Fi g. 1 H aw a iiN SU BS T R AT E
Univ. of Hawaii
10.2mm x 10.2mm
Photon Counting Pixel
KEK
Fi g. 1 T O P C OUNT
計数型
50 um角
~600 Transistors
x 128 x 128
= 1千万トランジスター
COUNTPIX pixel
まとめ
SOI技術の利点；

センサーとエレクトロニクスを一体化出来る。

センサーの浮遊容量が小さく、薄い感応領域で大きな信号が得られる。

CMOS回路が使え、チップ上でのアナログ/デジタル記憶も容易である。

バンプボンディング等機械的接続が無く、安価に出来る。

強い放射線耐性を持たせる事が可能。
技術的問題点としては；


センサー電圧によるトランジスターのしきい値電圧の変化(Back Gate効
果）を抑える必要がある。
回路動作による電圧変化がセンサー側に影響を及ぼさないようにする必要
がある。
まとめ（続き）
活動状況；

測定器開発室予算で昨年度初めての試作を行なった。

Strip, Pixel検出器において、光・ガンマー線に対する応答が確認された。

TCAD(ENEXSS)によるプロセス・デバイスシミュレーションを行なっている。

チップ、ウエハーの薄化の試験を行なっている。

多くの大学・研究所の設計を集め初めてのMPWランを行なった。

来年3月上旬にKEKで研究会を開催予定。
SOI技術はILCにおいてキーテクノロジーのひとつになりうると考えられれる。
興味の在る方の参加を歓迎します。
補足
Fi g. 1 detec t o r P O LY
Fi g. 1 T OP IN TP IX
積分型
Preamp
VDD
VFB
20 fF
VDD
VH
AOUT_ x
VM
AIN
TEST
VL
20 fF
TIN
Preamp入出力
Leak Current Compensation無し
I(leak) = 10nA
IV特性
・研磨後のIV特性は良品、不良品ともに同じIV特性を示した
・PonN-0333 良品センサー
・PonN-1070 不良センサー
・裏面を+HVにした方が電流の増え方が大きい
PonN-1070-IV
t=0.1mm,0.3mm
+HV contact : f=Front,b=Back
PonN-0333-IV
t=0.1mm,0.3mm
+HV contact : f=Front,b=Back
1.E-02
1.E-02
1.E-03
1.E-03
1.E-04
0.3-f
1.E-05
0.3-b
0.1-f
0.1-b
1.E-06
1.E-07
0.3-f
I[A ]
I[A ]
1.E-04
0.3-b
1.E-05
0.1-f
0.1-b
1.E-06
1.E-07
1.E-08
1.E-08
0
100
200
300
V[V]
400
500
0
100
200
300
V[V]
400
500