Transcript プレゼンテーション
® The RealDigital CPLD 妥協を許さない 高性能と超低消費電力 CoolRunner-IIが 新しいCPLDの境地を開拓 ® RealDigital CPLD ISP CPLD コンプレックスPLD （CPLD） イレーザブルPLD （EPLD） PAL シンプルPLD （SPLD） ® 2 新しいクラスのCPLDを創造する理由 設計者のニーズ- CPLD設計者は高性能と超低消 費電力との間のトレードオフに直面 — 他のCPLDメーカはこれまで低消費電力を犠牲にして 高速性のみを提供 — 他の選択肢は唯一ASICソリューション – ASICでは開発費が必要で、再書き込み不可能 ソリューション- Fast Zero Power™プロセス技術を使って 1つのCPLDで超低消費電力性と高速性を両立 ® 3 トータル・ソリューションのリーダ 入力コンディション付きの複数種 類のI/O標準 1.8V動作のオール・デジタル コア 300MHzの性能 システム・タイミング 超低消費電力 スタンバイ電流: 100μA未満 パワー・マネジメント 用のDataGateおよび CoolCLOCK スケーラブルな 0.18μプロセス マクロセル数: 32～512個 ISE WebPACK ISE WebFITTER 4 ® CPLDセンスアンプ技術の マイグレーションの限界 0.60µ 0.50µ 0.35µ 5.0ボルト デバイス 高速性と低消費電力性 両立の障壁 3.3ボルト デバイス 2.5ボルト デバイス 0.25µ CR-II FZP 1.8ボルト 0.18μ デバイス 0.18µ センス・アンプの有効なシュリンクの限界 センス・アンプ・ベースのCPLD技術は0.18μ未満には有効にシュリンク不可 ® 5 1.8Vで最高性能を提供する CoolRunner-II 1.8V以上で 最高性能 相対性能(5V = 1) 2 1 0 5.0V 3.3V 2.5V 1.8V 1.5V 1.3V ® 6 消費電力と性能の関係 従来型 センスアンプ 技術 Icc 周波数 — 従来型センスアンプ・デバイスではVccが低下するとIccが増加 — RealDigitalデザインでは、Vccが低下するとIccも減少 ® 7 唯一の低消費電力CPLDソリューション 消費電力 （mW） スタンバイ 消費電力: 300,000μW 200 * 360mW* ダイナミック 150 スタンバイ消費電力: 3.3V X 100uA = 330μW未満 100 66mW* ダイナミック 50 スタンバイ消費電力: 1.8V X 100uA = 180μW未満 10mW* ダイナミック センス・アンプ・ベースの CPLD *マクロセル数128個のデバイスに50MHz で動作する8個の16ビット・アップカウンタを 構成して計算 ® 8 2つの優れた技術を統合 100nm Bladerunner-III* 0.13u 1.2V Bladerunner-II* マクロセル数 2048 1.2/1.5V 0.18u マクロセル数 1024 CoolRunner-II 1.5V/1.8V マクロセル数 512 fSYS (MHz) 400 0.25u 300 200 9500XV 2.5V マクロセル数 288 高速 0.35u 9500XL XPLA3 3.3V 3.3V マクロセル数 マクロセル数 288 512 低価格 1999 ＊開発コードネーム ・高性能 ・超低消費電力 ・高集積度 ・低価格 非常に小さい 消費電力 2000 2001 9 2002 2003 2004 ® 実アプリケーションで有効な システム機能 ・シュミットトリガ入力-ノイズ耐性を強化 ・複数種類のI/0標準 LVTTL、LVCMOS、SSTL、HSTL ・DataGate -パワー・マネージメント用 のプログラマブルなオン/オフ・スイッチ 高度なI/O機能 ・クロック・ダブラー-性能を向上のため ・クロック分周器-消費電力を削減 ・CoolCLOCK-クロックを2分周した後に 出力で2倍にして、性能を維持したまま 消費電力を削減 クロック・マネジメント ® 10 実アプリケーションで有効な システム機能 • 4レベルのセキュリティ • 保護機能をデバイス内に 分散して所在を不明に • プログラミング中にデザインの 保護が可能 デザイン・セキュリティ • 小型フット・プリントの チップ・スケールから ハイ・ピンカウントの BGAパッケージまでの 豊富なパッケージを提供 パッケージ ® 11 CoolRunner-IIの概要 1.8V LVTTL,LVCMOS, HSTL*, SSTL* 3.3V, 2.5V, 1.5V 32～270 最大 300 MHz 未満 マクロセル数 : 32～512 750～12K 3.5～6.0 ns** あり あり * あり * あり * CP56, CP132, VQ44, PC44, TQ144, PQ208, FT256, FG324 コア電圧 I/O標準のサポート I/Oインターフェイス電圧 最大 I/O数 性能 消費電力（静止時） 集積度 使用可能ゲート数 tPD(ns) クロック・ダブラ クロック分周器 CoolCLOCK データ・ゲート パッケージ * マクロセル数128以上 ** プリリミナリ ® 12 ファミリ・マトリクス オンライン・ソフトウェア・ソリューション ISE 4.1i FoundationでCoolRunner-IIを フル・サポート 無償 ISE WebPACK™ — — — — ダウンロード可能なデスクトップ・ソリューション HDL / ABEL論理合成およびシミュレーション JTAGおよびサード・パーティEDAをサポート すべてのザイリンクスSpartan-II、Spartan-IIE、 CPLDファミリ、およびVirtex E/Virtex-II （最大30万システムゲート）FPGAファミリをサポート 無償 WebFITTER™ — オンラインで、全ザイリンクスCPLDデザインを 容易にフィット — VHDL/Verilog/ABELネットリストおよび標準ネット リストの入力が可能 — SimplePLDおよび強力な変換機能 ® 13 CoolRunner-II 妥協を許さない RealDigital CPLD 高性能 3.5ns tPD, fmax 300Mhz 強化された機能 低価格 0.18µ =小チップ・ サイズ 最小の消費電力 7.2mW* スタンバイ電流 ＜100μA 記憶システム、ルータ セットトップ・ボックス、 携帯電話 ハンドヘルド、ポータプル装置 *マクロセル数128のデバイス、8個の16ビット・カウンタ、 50MHz動作で計算。 14 ® 付録 ® 15 CoolRunner-IIファミリの概要 XC2C32 I/O標準の サポート 使用可能ゲート数 最大I/O数 t ( ns) PD I/Oバンク数 クロック・ダブラ DataGateおよび クロック分周 パッケージ XC2C64 LVTTL,LVCMOS LVTTL,LVCMOS 15,18,25,33 15,18,25,33 750 1,500 XC2C128 XC2C256 XC2C384 XC2C512 LVTTL,LVCMOS 15,18,25,33 SSTL 2-1,3-1 HSTL1 LVTTL,LVCMOS LVTTL,LVCMOS 15,18,25,33 15,18,25,33 SSTL 2-1,3-1 SSTL 2-1,3-1 HSTL1 HSTL1 LVTTL,LVCMOS 15,18,25,33 SSTL 2-1,3-1 HSTL1 3,000 6,000 9,000 12,000 32 64 100 184 240 270 3.5* 4.0* 4.5* 5.0* 5.5* 6.0* 1 1 2 2 4 4 yes yes yes yes TQ144 PQ208 FT256 FG324 PQ208 FT256 FG324 yes VQ44 PC44 CP56 yes VQ44 PC44 CP56 VQ100 yes yes yes yes VQ100 CP132 TQ144 VQ100 CP132 TQ144 PQ208 FT256 *注:tPD速度はプリリミナリデータ。 暫定パッケージ・セレクション-変更されることがあります。 ® 16 BACK