Transcript SDSI発表資料

次世代システムLSIのシステムデザイン・システムインテグレー
ション（ＳＤＳＩ）手法に関する研究
2009/2/3
大阪大学
村田秀則 岩田剛治 多屋淳志 佐藤了平 森永英二 岡本和也 工藤啓治
東京大学
青山和浩 古賀毅
システムデザイン ・インテグレーション手法の背景
世界の人口・GDP
経済成長率
高度経済成長期
安定成長期
バブル崩壊以後
500
495.7
502.8
505.4
450.0
20.0
400
名
目
Ｇ 300
Ｄ
Ｐ
15.7
327.4
13.3
12.0
11.4
11.1
246.3
8.2
200
9.0
6.2
6.7
6.0
4.5
152.4
2.8
2.4
4.0
100
8.5
10.0
2.6
1.8
75.3
100
80
30
(%)
600
3.2
1.8
1.2
25
名
目
20 Ｇ
Ｄ
Ｐ
15 成
長
率
・
10 実
質
Ｇ
Ｄ
5 Ｐ
成
長
0 率
60
人
0
16.7
8.6
1955
1960
1965
1970
1975
1980
1985
1995
1900
2000
2005
20
20
3.4倍
日本
(GDP/人)
18
14
約10.4千＄
世界
1
0.5
0
1950
6.5千＄
日本(1億人)
2000
5
0
2100 年
2050
5
垂直統合型
事業有利
持続的技術進歩
ｸﾞﾚｰｿﾞｰﾝ水平分業化
アイルランド
ノルウェー ギリシャ
( ΔＹ ) 1
（％）
0
90年代=80年代
成長率変化幅
８（
９
０ ０ -1
年年
代代
） ー -2
-3
10
イノベーション
開業率
成
4
長
率 3
の
変 2
化
Ｇ
Ｄ
15 Ｐ
／
人
（千$）
1.6倍
(GDP/人)
～
-5
約16.4千＄
2.5倍
6
2～
(年度)
25
約22.4千＄
（億）10
33.8
( 約92億人)
40
～
～
口
1.4倍
現在
( 約66億人)
性
ドイツ
性能
Gap
イタリア
ポルトガル
日本
0
スイス デンマーク
5
開業率(Nb) (％)
10
破壊的
イノベーション事業
能
アメリカ
フランス
フィンランド
ユーザのニーズ
( 潜在的なものを含む)
オランダ
オーストリア
スウェーデン
持続的
イノベーション事業
イギリス
スペ イン
15
垂直統合型 ｸﾞﾚｰ 水平分
事業有利 ｿﾞｰﾝ 業化
産学連携の寄与
( 大学の自由・独創的発想が必要)
時
間
システムデザイン ・インテグレーション（SDSI）手法
・
創
造
性
)
多
機
能
・
多
用
途
・
・
・
・
短
期
間
化
)
回
路
・
構
成
要
素
・
・
・
・
複
雑
化
(
(
・
大
規
模
化
現行ﾃﾞｽﾌﾟﾚｲ
現行SoC 図
(ｼｽﾃﾑLSI)
製品
企画
製品
企画
・ ﾗ
製 ﾃﾞ ﾌ
品 ｻﾞ ｼ
企ｲ ｽ
ﾃ
画ﾝ ﾑ
設 計
概念設計
詳細設計
設 計
概念設計
詳細設計
生産設計
評価・試作
設計
評価
試作
生産
生産設計
評価・
試作
【従来】
生産
生産
【現在】
設計･生産
期間短縮
【将来】
(目標)
ﾊｲｺｽﾄﾊﾟﾌｫｰﾏﾝｽ
次世代ﾃﾞｽﾌﾟﾚｲ
次世代3DLSI
出力ｲﾒｰｼﾞ図
SDSI手法の課題
現状
システムデザインを行うために、現在は
システムズ・エンジニアリング、システム工学の手法
（SysML, UML, DSM など）が用いられている。
課題
現在のシステムズ・エンジニアリングの手法などは、
個別に用いられ、システム設計全体を見通しながら、
設計を行うためには統合・連携することが必要
目的
これらを統合し、コンピュータ上で短期間で
パラメトリックに扱うためのフレームワークの構築
SDSIフレームワークの構築
製品情報：
システムの形・機能・性能
等の製品情報を扱う技術
対象軸：何を扱うかで分類
工程情報：
システムの工程情報・
設計・製造等の
工程を扱う技術
SDSIフレームワークの構築
実行・処理：
実行・処理する機能が
主である技術
記述・分析：
記述・分析する機能が
主である技術
機能軸：
何をするかで分類
SDSIフレームワークの構築
時間軸：
設計の粒度で分類
SDSIフレームワークの構築
製品情報
実行・処理
工程情報
製品機能・性能評価：
システムを部品として管理し、
機能と性能を定量的に
計算・評価する
実行・処理
解の自動探索・最適化：
計算・評価された製品情報・
性能を、整理された工程情報を
基に統合、設計手順を構築し、
設計解の探索を行う
対象軸
製品情報
記述・分析
工程情報
システムプロファイルの定義：
製品システムの定義・記述・
分析を行い、設計タスクの
抽出を行う
記述・分析
設計工程情報の記述・整理：
システムの設計を行う際に
必要となる設計の順序を
適切に整理・再構成する
機能軸
SDSIフレームワークの構築
実行・処理
工程情報
Excel、CAD、FEMソフト等
対象軸
製品情報
実行・処理
FIPER等
時間軸
記述・分析
工程情報
SysML、UML等
記述・分析
DSM等
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29
System LSI
Logic Chip
General Processing Circuit Module
Logic Block
Semi Global Interconnect
Logic Gate
Intermidiate Interconnect
Cash Memory Module
Cash Memory Cell
Logic I/O
Logic I/O Driver
MPU Gate
Logic Global Interconnect
Memory Chip
Main Memory Module
Main Memory Cell
Memory I/O
Memory TSV
Memory I/O Driver
MPU Gate
Memory Global Interconnect
Jisso
Interposer Board
Mold
Under Fill
Inside Bump
Memory Bump
Logic Bump
Outside Bump
1 2 3 4 5 6
機能軸
1
System LSI
2
Logic Chip
3 General Processing Circuit Module
4
Logic Block
5
Semi Global Interconnect
6
Logic Gate
7
Intermidiate Interconnect
8
Cash Memory Module
9
Cash Memory Cell
10
Logic I/O
11
Logic I/O Driver
12
MPU Gate
13
Logic Global Interconnect
14
Memory Chip
15
Main Memory Module
16
Main Memory Cell
17
Memory I/O
18
Memory TSV
19
Memory I/O Driver
20
MPU Gate
21
Memory Global Interconnect
22
Jisso
23
Interposer Board
24
Mold
25
Under Fill
26
Inside Bump
27
Memory Bump
28
Logic Bump
29
Outside Bump
X X
X
X
X
X
X
X X X X
X X
X
X
Technology Node
General Processing Circuit Design
Cash Memory Design
I/O Design
Memory Chip Design
Jisso Design
製品情報
X X X
X
X
X
X
X
X X X
X
X
X
X
X
X
X
X
X
X
X
X X X
X
X
X X
X
X
X
X
X
X X X
X
X
X
X X X
X X
X
X X
X
X
X X
X
X
X
1
Technology Node Design
2 General Processing Circuit Design
3
Cash Memory Design
4
I/O Design
5
Memory Chip Design
6
Jisso Design
X
X
X
X
X X X
X
X
X
X
X X X X
SDSI-Cubicの提案
個別に用いられてきたシステムデザイン手法を統合し、
システムの設計工程の全体を見通しながら、
最適解を導出することを可能とするSDSIのフレームワーク
SDSI-Cubic –SDSI手法のフレームワーク–
SDSI-Cubicの特徴となる4面
1.
2.
3.
4.
製品プロファイルを定義する面
評価関数や解析を用いて機能・性能を評価する面
設計工程に順位付けをし、その適正化を行う面
2と3から適切な設計解の探索を自動で実行する面
設計対象と入力
設計対象：次世代携帯電話用システムLSI
• 構成はロジック（汎用処理回路、
キャッシュ）、メインメモリ、基板
• SoCか3D-SiPを設計初期段階で
決定することを目的
・3D-SiP化の影響として、内部配線
の外部配線化、チップ分割を考慮
目的関数
• パラメトリックに評価可能
• 評価に処理速度、消費電力、
コストを考慮
処理速度
SDSI-C=
消費電力・コスト
設計変数
• テクノロジーノード
• 信号ピン数
• メモリチップ分割数
製品プロファイル定義
製品プロファイル定義
システムをもの、機能（属性）、属性間の関連（制約）
に分解して記述
ものの定義
属性の定義
Intermidiate Interconnect
属性の定義
Logic Block
Logic Gate
System LSI
System LSI Power Consumption
Logic Chip
Power
Semi
GlobalConsumption
Interconnect
System LSI Processing Speed
Logic Chip Area
Cash Memory Module
Cash Memory
Cell
System LSI Package Area
Logic Chip Thickness
System LSI Package Height
Logic Chip Processing
Logic I/O
Logic I/O Driver
MPU Gate Speed
System LSI Package Volume
Logic Chip Cost
System LSI Cost
Logic Global Interconnect
Logic Chip Mask Cost
Band Width
Number of Logic Chip Lisography Masks
Main Memory Module
Main Memory
Cell
Total Ratency Cycle
Logic Chip Design Cost
Total Ratency Time
Logic Chip Deffect Density
Memory TSV
Total Amount of Memory Capasitance
Production Volume
Memory I/O
System LSI Production Volume
Voltage
Memory I/O Power
Driver SupplyMPU
Gate
Number of Total Chip
Interconnect Power Consumption
Memory Global Interconnect
- Logic I/O Signal Pins
Pd (1- Hcof
) /Memory
lr
Interconnect Power Index 式 1: PSystem= Pd×Hc+Number
Logic Chip Cut入力パラメータ
Width
出力パラメータ
Interposer Board
Logic Chip Technology Node
名前
関係先
要素
名前
関係先
要素
Memory Chip
Jisso
System LSI
Logic Chip
General Processing Circuit Module
Logic Chip
制約の定義
Mold
Pd
処理速度
汎用演算回路
Memory Bump
Hc
定数
キャッシュメモリ
Logic Bump
lr
処理速度
システム LSI
Under Fill
Inside Bump
Outside Bump
PSystem
評価指標
システム LSI
製品機能・性能評価
製品機能・性能評価
システムプロファイルで定義された制約をエクセル
ファイルに実装することで目的関数の値を導出
またCADで最適解の構成を図示
データフロー構造
DSMを用いた設計プロセスの適正化
システムプロファイルの定義により作成された設計タス
クをDSMを用いて、設計負荷が最小になるように設計
順序を整理・再構成する
テクノロジーノード設計
キャッシュメモリ設計
汎用処理回路設計
汎用処理回路設計
キャッシュメモリ設計
メモリチップ設計
I/Oモジュール設計
I/O
メモリチップ設計
モジュール設計
実装設計
1 3
2 2
3 5
4 4
5 6
1 テクノロジーノード設計
X X X X
3
汎用処理回路設計 X
2
キャッシュメモリ設計
2
キャッシュメモリ設計
3
汎用処理回路設計 X
5
I/Oモジュール設計
4
メモリチップ設計 X X X
X X
4
X
5
I/Oメモリチップ設計
モジュール設計 X X X X
6
実装設計
X X X X
①テクノロジーノード
設計
③ 汎用演算
回路設計
② キャッシュ
メモリ設計
⑤ I/O モジュール
設計
④ メモリチップ
設計
⑥ 実装設計
プロセス自動化・解の探索
自動化・最適化
製品機能・性能評価により得られたエクセルファイルと、
データフロー構造により得られたプロセスのフローにより、
自動化のためのワークフローを構築
ワークフロー
目的関数：SDSI-Cの最大化
汎用処理回路
設計
テクノロジーノード
設計
設計変数
テクノロジーノード:
90 nm, 65 nm, 45 nm
キャッシュメモリ
設計
I/O モジュール
設計
チップ分割数:
0 (=DRAM Mixed SoC),
1, 2, 4, 8, 16
I/O信号ピン数：
64, 128, 256, 512, 1024, 2048
メインメモリチップ
設計
実装
設計
最適化方法
全数探索：
探索数が少なく、1回のフローに
かかる時間も短いため
出力結果
SDSI-Cを用いて予測された3D-SiPの適正構成（CAD）
目的関数
メモリチップ分割数：
8枚
テクノロジーノード：45nm
処理速度
SDSI-C=
消費電力・コスト
I/O信号ピン数：
256本
設計変数
・テクノロジーノード:
90 nm、65 nm、45 nm
・チップ分割数:
0 (=DRAM Mixed SoC),
1, 2, 4, 8, 16
・I/O信号ピン数：
64、128、256、512、1024、2048
テクノロジーノード：45nm、メモリチップ分割数：8枚、
I/O信号ピン数：256本のときに評価指標SDSI-Cが最大となる
結言
大規模システムを最適設計するための設計フレームワークであ
るSDSI-Cubicのケーススタディとして携帯電話用次世代システ
ムLSIを対象とした適正構成の導出を行い、以下の結論を得た。
1. 大規模システムを最適設計するSDSI-Cubicが、携帯電話用次世
代システムLSIの概念設計段階に対して適用できることを確認した。
2. SDSI-Cubicのケーススタディとして次世代システムLSIの適正構
成の導出を行った結果、テクノロジーノード45nm、メモリチップ分
割数8、信号ピン数256が適正構成であることを明らかにした。
3. 今後はSDSI-Cubicの第1面から第6面までの一連の作業の自動
化への展開が課題である。
100
80
60
人
1.4倍
(約92億人)
(約66億人)
20
18
20
3.4倍
日本
(GDP/人)
14
～
約10.4千＄
(GDP/人)
2000
6.5千＄
Ｇ
Ｄ
15 Ｐ
／
人
10
（千$）
1.6倍
世界
1
0.5
0
1950
約16.4千＄
2.5倍
（億） 10
6
2～
25
約22.4千＄
40
～
～
口
現在
日本(1億人)
2050
5
0
2100 年
5
成 4
長
率 3
の
変 2
化
アイルランド
ノルウェー
(ΔＹ) 1
（％）
0
90年代=80年代
成長率変化幅
８（
９
０ ０ -1
年年
代代
） ー -2
-3
ギリシャ
オランダ
オーストリア
アメリカ
フランス
スウェーデン
ドイツ
イタリア
フィンランド
ポルトガル
日本
0
スイス デンマーク
5
開業率(Nb) (％)
10
イギリス
スペイン
15
30
(%)
600
高度経済成長期
安定成長期
バブル崩壊以後
500
495.7
502.8
505.4
450.0
20.0
400
名
目
Ｇ 300
Ｄ
Ｐ
15.7
327.4
13.3
11.4
12.0
11.1
246.3
8.2
200
6.2
9.0
6.7
6.0
4.5
152.4
4.0
100
8.5
10.0
2.4
2.6
2.8
1.8
75.3
3.2
1.8
1.2
25
名
20 目
Ｇ
Ｄ
Ｐ
15 成
長
率
・
10 実
質
Ｇ
Ｄ
5 Ｐ
成
長
率
0
33.8
0
8.6
1955
16.7
1960
1965
1970
1975
1980
1985
1900
1995
2000
2005
(年度)
-5
垂直統合型
事業有利
性
持続的技術進歩
ｸﾞﾚｰｿﾞｰﾝ 水平分業化
持続的
イノベーション事業
ユーザのニーズ
(潜在的なものを含む)
破壊的
イノベーション事業
能
性能
Gap
垂直統合型 ｸﾞﾚｰ 水平分
事業有利 ｿﾞｰﾝ 業化
産学連携の寄与
(大学の自由・独創的発想が必要)
時
間