Transcript Synopsys 사용방법

Synopsys 사용방법
9450039 안영정
HDL Flow Diagram for a New Design
Structured
VHDL or Verilog
HDL Synthesis
Hierarchical
Design.xnf
Floorrplaning
Work Flow
Place and Route
RTL
HDL
Simulation
Functional
Gate-Level
Simulation
Timing
Gate-Level
Simulation
VHDL 이란?
• (Very high speed integrated circuit
Hardware Description Language)
• 전자 시스템을 구축할 때 모든 공정으로
사용하는 것을 목적으로 작성된 공적인
표기법
Synopsys 란?
• HDL Source을 Synthesis하기 위한
Tool (workstation용 프로그램)
• Synthesis =
Translation + Optimization + Mapping
Synopsys 설치방법
1. 서버로부터 계정을 할당 받음
2. 설치에 필요한 파일 복사
3. 자신의 작업환경에 맞게 설정
Synopsys_dc.setup
Synopsys_seg.setup
Synopsys_seg2vhdl.setup
Synopsys_seg2verilog.setup
Synopsys_vss.setup
Binary-Gray code Counter
Before Synopsys
• HDL Source를 FTP를 이용하여 작업환
경에 copy
• Display 환경설정
• Unix환경에 그래픽을 지원하는 Tool을
실행
Synopsys 작업 순서
1. Translation + Mapping
2. Optimization