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数字电路
与 逻辑设计
2004 - 2011
第四章 组合逻辑电路
1. 组合逻辑电路概述
2. 组合逻辑电路分析
3. 组合逻辑电路设计
4. 组合逻辑电路的竞争冒险
5. 常用的组合逻辑电路
常用组合逻辑电路
 某些组合逻辑电路具有相对独立的功能，这些电路
比较普遍地应用于多种逻辑电路中。
 为了方便电路设计，降低产品成本，这些电路被封
装为标准化的独立集成电路芯片。
 典型的电路
 编码器
■ 译码器
 数据分配器
■
数据选择器
■ 加法器
编码器
（实现编码操作的电路）
 数字逻辑电路是二值电路，信号都是以高、低电平的形
式给出。
 编码器的逻辑功能就是把输入的每一个高、低电平信号
编成一个对应的二进制代码。
 常用的编码器分为普通编码器和优先编码器两类。
 普通编码器
任何时刻只允许输入一个编码信号，否则输出将发生混乱。
 优先编码器
允许同时输入两个以上编码信号。在设计优先编码器时已经将
所有的输入信号按优先顺序排队，当几个输入信号同时出现时，
只对其中优先权最高的一个进行编码。
普通编码器
 3位8线二进制编码器
任何时刻只允许输入一个编码信号，否则输出将发生混乱。
真值表
输出
输入
I 0-7 为信号输入端，当某
一输入端信号为1时，其它输
入端为0。
Y2
Y1
Y0
I0
0
0
0
I1
0
0
1
I2
0
1
0
I3
0
1
1
I4
1
0
0
I5
1
0
1
I6
1
1
0
I7
1
1
1
普通编码器
逻
辑
表
达
式
逻
辑
图
（3位8线二进制编码器）
Y2  I 4  I 5  I 6  I 7  I 4 I 5 I 6 I 7
Y1  I 2  I 3  I 6  I 7  I 2 I 3 I 6 I 7
Y0  I1  I 3  I 5  I 7  I 1 I 3 I 5 I 7
Y2 Y2
Y1 Y1
Y0 Y0
Y2 Y2
Y1 Y1
Y0 Y0
≥1≥1
≥1≥1
≥1≥1
&&
&&
&&
I7 I6II75I64I5 I4
I3 I2I3 I2
由或门构成
(a) (a)由或门构成
I1 II10 I0 I7 I6I7I5II64I5 I4
I3 I2I3 I2
由与非门构成
(b)(b)由与非门构成
I1 I1I0 I0
优先编码器（3位8线二进制优先编码器）
允许同时输入两个以上编码信号。优先级别高的信号
排斥级别低的信号，具有单方面排斥的特性。
芯片功能：
将8条数据线（IN0 — IN7）进行3线
二进制优先编码，即对最高位数据线进行
译码。
IN0 — IN7 ：编码输入端（低电平有效）
S：选通输入端（低电平有效）
Y0 — Y2：编码输出端（低电平有效）
YEX：扩展端（低电平有效）
74LS148 芯片引脚图
YS：选通输出端（低电平有效）
优先编码器（3位8线二进制优先编码器）
根据电路逻辑结构，可写出
如下逻辑关系式：
优先编码器（3位8线二进制优先编码器）
上表中的 “×” 表示输入信号 “1”、“0” 均可。
二 ~ 十进制优先编码器
根据电路逻辑结构，可写
出如下逻辑关系式：
二 ~ 十进制优先编码器
代表十进制数数字的输入端低电平有效，优先级依次为 9 - 0
输出结果为反码形式。
译码器（把一种代码转换为另一种代码的电路。）
 把代码状态的特定含义翻译出来的过程称为
译码。
 实现译码操作的电路称为译码器。
 译码是编码的反操作。
 常用的译码器电路：
二进制译码器
二-十进制译码器
显示译码器
二进制译码器

设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码
的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或
为1）。

二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。
3线 - 8线 译码器
A2
A1
A0
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
0
0
0
1
0
0
0
0
0
0
0
0
0
1
0
1
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
0
0
0
1
1
0
0
0
1
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
1
0
1
0
0
0
0
0
1
0
0
1
1
0
0
0
0
0
0
0
1
0
1
1
1
0
0
0
0
0
0
0
1
输入：3位二进制代码
输出：8个互斥的信号
3-8译码器74LS138
(与非门电路组成)
Y0  A2 A1 A0

Y1  A2 A1 A0
Y  A A A
2 1 0
 2
Y3  A2 A1 A0

Y4  A2 A1 A0
Y  A A A
2 1 0
 5
Y6  A2 A1 A0

Y7  A2 A1 A0
3-8译码器74LS138
VCC Y0
16
15
Y1
14
Y2 Y3 Y4 Y5 Y6
Y0
Y1
Y2
13 12 11
Y0
Y1
Y2
10
9
7
8
74LS138
1
A0
2
3
A1 A2
(a)
4
5
6
G2A G2B G1
引脚排列图
Y7 GND
A0
A0
A1 A2
A1 A2
(b)
逻
3-8译码器74LS138 组合应用
4-16 译码器
例题
用3-8译码器及与非门实现函数 F=AB+AC+BC
F  AB  AC  BC  ABC  ABC  ABC  ABC  m3  m5  m6  m7
F  F  m 3  m5  m6  m7  m3  m5  m6  m7  y3  y5  y 6  y7
C
B
A
数值比较器
 用来完成两个二进制数的大小比较的逻辑电
路称为数值比较器，简称比较器。
1位数值比较器
设A＞B时，L1＝1；A＜B时，L2＝1；
A＝B时，L3＝1。
得1位数值比较器的真值表。
A
B
L1 (A>B)
L2 (A<B)
L3 (A=B)
0
0
0
0
1
0
1
0
1
0
1
0
1
0
0
1
1
0
0
1
1位数值比较器
逻
辑
表
达
式
逻
辑
图
 L1  AB

 L2  A B

 L3  A B  AB  A B  AB
A
1
L1 (A>B)
&
≥1
B
1
&
L3 (A=B)
L2 (A<B)
数据分配器
在数据传送时，根据需要把数据传送到指定的数据通道
中，实现此功能的电路，称为数据分配器。
A1
A0
Y0-Y3
0
0
Y0=D
0
1
Y1=D
1
0
Y2=D
1
1
Y3=D
数据分配器
数据选择器
在数据传送时，把多路数据传送到同一数据通道中，实
现此功能的电路，称为数据选择器。
A1
A0
Y
----------------0
0
D0
0
1
D1
1
0
D2
1
1
D3
数据选择器
74LS151 是常用的数据选择器集成电路芯片，可实现
8 – 1 数据选择功能。
数据选择器
D0 - D7：数据输入端
A、B、C：数据输入
地址选择控制
G：输入使能端
Y：同相输出端
W：反相输出端
数据选择器
F   (3,5,6,7)
F  (0,1,3,5,6,7)
加法器
 半加器
能对两个1位二进制数进行相加而求得和及进位的逻辑
电路称为半加器。
本位之和 A
i
半加器真值表
=1
加数
S
i
Bi
Ai
Bi
Si
Ci
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
Si  Ai Bi  Ai Bi  Ai  Bi
Ci  Ai Bi
&
Ci
进位值
半加器电路图
Ai
Bi
∑
CO
半加器符号
Si
Ci
全加器
 能对两个1位二进制数进行相加并考虑低位来的进位，
即相当于3个1位二进制数相加，求得和及进位的逻辑
电路称为全加器。
Ai
Bi
Ci-1
Si
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
Ai、Bi：加数，
Ci-1：低位来的进位，
Si：本位的和，
Ci：向高位的进位。
用与门实现全加器
Si  Ai BiCi 1  Ai BiCi 1  Ai BiCi 1  Ai BiCi 1
Ci  Ai Bi  AiCi 1  BiCi 1
Si
Ci
&
&
&
&
&
&
&
&
1
1
1
Ai
Bi
Ci-1
&
全加器
Si  m1  m2  m4  m7  Ai Bi Ci 1  Ai BiCi 1  Ai BiCi 1  Ai BiCi 1
 Ai ( BiCi 1  BiCi 1 )  Ai ( BiCi 1  BiCi 1 )  Ai ( Bi  Ci 1 )  Ai ( Bi  Ci 1 )
 Ai  Bi  Ci 1
Ci  m3  m5  Ai Bi  Ai Bi Ci 1  Ai Bi Ci 1  Ai Bi  ( Ai Bi  Ai Bi )Ci 1  Ai B
 ( Ai  Bi )Ci 1  Ai Bi
全加器
Ai
Bi
Ci-1
=1
=1
Si
Ai
Bi
Ci-1
(b) 曾用符号
&
=1
=1 &
(a) 逻辑图
& Ai
Bi
Si
Ci-1
&
(a) 逻辑图
Ci
Ai
Bi
FA
Ci-1
(b) 曾用符号
&
&
FA
Ci
Ai
Bi
Ci-1
∑
CI CO
(c) 国标符号
S∑
i
CI CO
Ci
(c) 国标符号
Si
Ci