Transcript 电阻离散的影响
补充内容 浙大微电子 韩雁 2014.3 内容 数字电路的可综合设计 Testbench 克服工艺离散性 电阻离散的影响 电容离散的影响 频率离散的校正 模拟IC低功耗设计技术 2015/4/9 浙大微电子 2/42 数字电路的可综合设计 行为级或数据 流电路建模 可综合指的是所设计的 RTL级功能块 指令和代码能够转化 #5 为具体的电路网表。 逻辑优化 综合过程就是将 逻辑综合 Verilog HDL描述的 优化后的门级 网表 行为级或数据流电路 模型转化为RTL级功 • RTL级得到由功能模块构成的电 路结构 能块及门级电路网表 • 逻辑优化器以用户设定的面积和 的过程。 时间约束为目标优化电路网表 而不可综合的设计主要 • 针对目标工艺产生优化后的电路 用于仿真验证。 门级网表结构 2015/4/9 浙大微电子 3/42 (可综合)设计准则 1. 将硬件的行为以合理的方式映射为一些进程。 2. 对于每个进程需要完成的操作，尽量选择最有效的算法。 3. 了解综合器的性能，特别是了解综合工具支持的Verilog HDL可综合子集。以合理的代码风格引导综合工具生成硬件 4. 对于固定值的信号要用常量代替。 5. 尽量共享复杂运算，可以共享的数据处理用函数和过程定义 6. 明确指出过程的无关态，引导综合器进行优化。 7. 使用能够满足需要的最小数据宽度。 8. 用组合逻辑实现的电路和用时序逻辑实现的电路要分配到不 同的进程中。 9. 不要使用枚举类型的属性。 2015/4/9 浙大微电子 4/42 (可综合)设计准则（续） 10. Integer应加范围限制。 11. 除非是关键路径的设计，一般不采用调用门级元件来 设计的方法，建议采用RTL级语句来完成设计。 12. 不使用初始化语句；不使用带有延时的描述；不使用循 环次数不确定的循环语句，如forever，while等。 13. 用always过程描述组合逻辑，应在敏感信号列表中列出 块中出现的所有输入信号。 14. 所有的内部寄存器都应该能够被复位。在使用FPGA实现 设计时，应尽量使用器件的全局复位端作为系统总的复 位，因为该引脚的驱动功能最强，到所有逻辑单元的延 时也基本相同。同理，应尽量使用器件的全局时钟端作 为系统的外部时钟输入端。 2015/4/9 浙大微电子 5/42 内容 数字电路的可综合设计 Testbench 克服工艺离散性 电阻离散的影响 电容离散的影响 频率离散的校正 模拟IC低功耗设计技术 2015/4/9 浙大微电子 6/42 Testbench Testbench更像一个激励 的产生器,对所设计的输入 管脚产生相应的输入值 （0或者1）序列，也叫 “测试矢量”，通过观察 输出值来评估设计的正确 性。Testbench 的工作就 是把这些不同的输入值 （测试矢量）加载到所设 计的电路中。 2015/4/9 设计模块：test=~a|b&c; a 0 0 0 0 1 1 1 1 浙大微电子 b 0 0 1 1 0 0 1 1 c 0 1 0 1 0 1 0 1 test 1 1 1 1 0 0 0 1 7/42 Testbench 生成方式 1. MaxplusII，画高低电平形成testbench。 2. Modelsim，按照一定规则写testbench。 2015/4/9 浙大微电子 8/42 画testbench 设计模块：test=~a|b&c; 输出结果 2015/4/9 浙大微电子 9/42 写testbench `timescale 1ns/10ps 设计模块：test=~a|b&c; module top_test(); reg a_test, b_test, c_test; test test (.a(a_test), .b(b_test), .c(c_test), .test(test_out)); //调用设计模块 initial begin a_test=0; b_test=0;c_test=0; //初始化 #(100) begin a_test=0; b_test=0;c_test=1;end //每100ns赋值一次 #(100) begin a_test=0; b_test=1;c_test=0;end #(100) begin a_test=0; b_test=1;c_test=1;end #(100) begin a_test=1; b_test=0;c_test=0;end #(100) begin a_test=1; b_test=0;c_test=1;end #(100) begin a_test=1; b_test=1;c_test=0;end #(100) begin a_test=1; b_test=1;c_test=1;end #(100) $stop; end endmodule 2015/4/9 浙大微电子 10/42 编写testbench规则 1.定义仿真步长和仿真精度 `timescale 1ns/10ps 2. 定义模块 ,不需要输入输出端口列表，因为testbench只是产 生激励它本身没有输入输出。 module top_test(); 空的 …… endmodule 3.定义变量类型 将与待测模块（DUT, Design Under Test）输入相连的信号 定义为reg类型。 reg a_test, b_test, c_test; 将与DUT输出相连的信号定义为wire类型,单比特的输出信号可以 不定义，默认就是1 bit 的wire 类型信号。 wire out_signal1, out_signal2,…., out_signalN; 2015/4/9 浙大微电子 11/42 编写testbench规则（续） 4.实例化DUT DUT_Module_Name DUT_Instance_Name（input1,input 2,…,output1）; 5. 初始化reg类型信号 名称可以一样 initial begin clk=0; in_signal1=0； …… //在这里添加其他reg类型变量的初始化值 end 6.产生特定频率的时钟 always #10 clk=~clk; //产生一个周期为20ns的时钟 2015/4/9 浙大微电子 12/42 编写testbench规则（续2） 8.产生输入信号 initial //initial块是并行执行 begin #100 en=1; //仿真开始100ns后 en赋值为1 # 200 in_signal1=1；//再过200ns ，in_signal1赋为1 …… # 10000000 $stop； //仿真停止,$finish为仿真结束 end 2015/4/9 浙大微电子 13/42 Testbench扩展：常用系统函数 1.显示仿真结果文件中的内容： $display 2.读取文本数据函数：$readmemh(16进制), $readmemb(2进制) 3.打开文件：$fopen 4.将结果写入文件: $fmonitor(有变化就写), $fdisplay(固定周期写) 5. 关闭文件： $fclose 6.导出VCD格式数据 （VCD是一种记录仿真中信号跳变的数据格 式，主要用作功耗分析）： $dumpfile 7.控制仿真时间： $finish(结束)， $stop（暂停） 8.读入SDF文件（一种记录门电路各节点延迟的文件，主要用作 时序仿真）： $sdf_annotate 2015/4/9 浙大微电子 14/42 内容 数字电路的可综合设计 Testbench 克服工艺离散性 电阻离散的影响 电容离散的影响 频率离散的校正 模拟IC低功耗设计技术 2015/4/9 浙大微电子 15/42 工艺涨落对IC 性能的影响 2015/4/9 浙大微电子 16/42 工艺涨落对电阻电容值的影响 -15.78% < 电阻误差 < +15.74% -23.6 % < 电容误差 < +18% 2015/4/9 浙大微电子 17/42 f PMOS 工艺涨落对MOS管的影响 fs ff tt sf ss s s NMOS 阈值电压Vth：NMOS管偏差 士23%，PMOS管偏差士15% 2015/4/9 浙大微电子 18/42 f 电阻离散的影响 R=T/C 开关电容电路的主要优点: (1)与CMOS工艺的兼容性 (2)可实现时间常数的高精确性 (3)电压的高线性 (4)良好的温度特性 开关电容电路的主要缺点: (1)时钟馈通（MOS管的栅控时钟信 号通过Cgs, Cgd影响源漏电压的现象） (2)需要无交叠时钟信号 (3)要求信号带宽比时钟频率小 2015/4/9 浙大微电子 19/42 电容离散的影响 b 充电开关管 放电开关管 2015/4/9 充放电电容 浙大微电子 20/42 VDD=5V， Temp=27℃， MOS管在tt工艺角下 右图曲线从上 往下分别是电 容C在ff，tt， ss工艺角下的 振荡频率。 频率偏差为 15.24%~ -11.70%。 2015/4/9 浙大微电子 21/42 频率离散的校正 1、修调 芯片设计时增加一定比例的电容或者电阻，流片 结束后，根据芯片频率的测试结果选择烧断不同 组合的电阻或者电容的连线，使频率趋于一致。 芯片设计时增加一定比例的恒流源MOS管，流 片结束后，根据芯片频率的测试结果选择烧断不 同组合的MOS管连线，改变恒流源电流大小。 2015/4/9 浙大微电子 22/42 1、修调 增加的修调管与M12并联， 流片后通过烧断管子减小 充电电流修调频率 接PAD 充电 放电 • 修调可以采用fuse 结构烧断相应的连接线来实现，因此需要引出 PAD。芯片封装后在PAD上接电源或地烧断fuse。 • 由于PAD有较大的寄生电容，要充分考虑该寄生电容对原电路的 影响。还要考虑未烧断的fuse过细的连接线对正常电流的容量问题。 2015/4/9 浙大微电子 23/42 PAD寄生电容的影响 2015/4/9 浙大微电子 24/42 频率离散的校正 1、修调 芯片设计时增加一定比例的电容或者电阻，流片 结束后，根据芯片频率的测试结果选择烧断不同 组合的电阻或者电容的连线，使频率趋于一致。 芯片设计时增加一定比例的恒流源MOS管，流 片结束后，根据芯片频率的测试结果选择烧断不 同组合的MOS管连线，改变恒流源电流大小。 2、用无电容的振荡结构 2015/4/9 浙大微电子 25/42 2、采用无电容的振荡结构 Kai Zhu等人在2010年集成电路设计顶级会议VLSI上 提出一种用尾电流控制的仅由MOS管组成的振荡电路。 Kai Zhu et.al, A Sub-1μA Low-Power FSK Modulator for Biomedical Sensor Circuits,2010 IEEE Annual Symposium on VLSI 2015/4/9 浙大微电子 26/42 环振电路振荡频率跟偏置电流关系 线性关系 由于尾电流做不到非常之小，所以该电路振荡频率做不到太低 当尾电流被拿掉之后（或=0），就是RF常用的普通环振电路 Kai Zhu et.al, A Sub-1μA Low-Power FSK Modulator for Biomedical Sensor Circuits,2010 IEEE Annual Symposium on VLSI 2015/4/9 浙大微电子 27/42 FSK振荡电路 利用尾电流跟振荡频率的线性关系，通过改变尾电 流大小来得到不同的频率，产生FSK信号。 大家仿真的FSK调制 电路也是来自这篇文章。 2015/4/9 浙大微电子 28/42 VDD=5V， Temp=27℃ 右图曲线从上 往下分别是 MOS管在 ff，tt，ss 工艺角下的振 荡频率。 频率偏差为 1.40%~-1.79% 问题1：偏 差小的机理 是什么？ 2015/4/9 浙大微电子 29/42 研讨课问题2： 右图的频率范围 是MHz，如果需要 KHz的频率怎么 办？ 答案1：分频（ 功耗 ？） 答案2： 2015/4/9 浙大微电子 30/42 内容 数字电路的可综合设计 Testbench 克服工艺离散性 电阻离散的影响 电容离散的影响 频率离散的校正 模拟IC低功耗设计技术 2015/4/9 浙大微电子 31/42 模拟IC低功耗设计有效方法 --亚阈值IC MOS管工作在亚阈值状态: VGS= 0.6 V < Vth = 0.68 V 数字电路 工作区 Vout 1.2 V Vout C类反相器 1 0.6 V Vin 模拟电 路工作 区 Vout 0 0 2015/4/9 1 浙大微电子 Vin 0.6V Vin 32/42 亚阈值区IC 受工艺涨落影响显著 考查：不同工艺角对该放大器性能的影响（Vth=0.68V） 运放 常规反 向器 (VDD = 1.8V) 亚阈值 反向器 （VDD = 1.2V) 2015/4/9 工艺涨落 增益(dB) 单位增益带宽(MHz) 静态功耗(μW) ff 28 -5% 585 40% 5490 67% snfp 30 5% 416 0% 3122 -5% tt 29 fnsp 27 -7% 419 0% 3460 5% ss 30 5% 259 -38% 1760 -47% ff 30 -2% 169 350% 224 464% snfp 36 18% 38 0% 32 -20% tt 31 fnsp 27 -11% 82 120% 50 25% ss 32 3% 5 -86% 5 -88% 11 % 29 % 418 78 % 38 浙大微电子 436 % 3293 113 % 40 552 % 33/42 提出一种抗工艺涨落方法（申报国际专利） PMOS体电位调制电路 NMOS体电位调制电路， 采用“感应反馈”环路 形成负反馈， 减弱工艺涨落的不利影响 52 51 VDDH VDD VGP M2 M1 VBP R1 VCM IN OUT VCM VT VT 0 ( 2 F v SB 2 F ) 其中 v SB 是MOS管的源体电压， F 费米势 VT 0是 v SB=0时阈值电压， 2015/4/9 浙大微电子 R2 VBN M3 M4 VGN GND 53 GNDL 34/42 引入体电位调制技术后偏差明显减小 表1：不同工艺角下亚阈值反向器性能偏差情况 增益 （dB） 亚阈值反 相器 工艺 涨落 常规亚阈 ff 30 -2% 169 350% 234 490% 值技术 snfp 36 18% 38 0.2% 32 -20% tt 31 -- 38 -- 40 -- fnsp 27 -11% 82 120% 50 25% ss 32 3% 5 -86% 5 -88% ff 28 -10% 65 49% 44 -6% snfp 34 10% 46 5% 45 -3% tt 31 -- 43 -- 47 -- fnsp 29 -6% 50 14% 47 -1% ss 36 18% 42 -4% 43 -8% VDD = 1.2V GND = 0V 本专利技 术 VDD = 1.2V GND = 0V VDDH=1.8V GNDL=-0.6V 2015/4/9 偏差 范围 29% 28% 单位增益带 宽（MHz) 浙大微电子 偏差 范围 436 % 52% 静态功耗 （μW） 偏差 范围 577% 8% 35/42 代价 52 51 VDDH VDD VGP 引入了额外的 高电平VDDH 低电平GNDL M2 M1 VBP R1 VCM IN OUT VCM R2 VBN M3 M4 VGN GND 53 2015/4/9 浙大微电子 GNDL 36/42 若不引入额外负电平情况下 亚阈值反 相器 工艺 涨落 增益 （dB） 偏差 单位增益带 偏差 范围 宽（MHz) 范围 静态功耗 （μW） ff 30 -2% 169 350% 234 490% snfp 36 18% 38 0.2% 32 -20% tt 31 -- 38 -- 40 -- fnsp 27 -11% 82 120% 50 25% ss 32 3% 5 -86% 5 -88% ff 27 -11% 111 153% 55 20% snfp 34 11% 48 5% tt 31 -- 46 -- VDDH =1.8V fnsp 29 -4% 116 164% 79 73% GNDL = 0V ss 36 18% 41 41 -9% 常规技术 本专利技 术 VDD = 1.2V 2015/4/9 29% 29% 44 1% 44 -- 浙大微电子 -5% 436 % 169 % 偏差 范围 577 % 82% 37/42 既不增加负电平也不增加正电平情况 亚阈值反 相器 工艺 涨落 增益 （dB） 偏差 单位增益带宽 范围 （MHz) 偏差 范围 静态功耗 （μW） ff 30 -2% 169 350% snfp 36 18% 29% 38 0.2% tt 31 -- 38 -- 40 -- fnsp 27 11% 82 120% 50 25% ss 32 3% 5 -86% 5 -88% ff 30 -2% 170 272% VDDH=1.2V snfp 34 12% 26% 47 3% GNDL = 0V tt 31 -- 46 -- 47 -- fnsp 28 -8% 96 110% 60 27% ss 36 18% 39 -15% 39 -18% 常规技术 本技术 2015/4/9 浙大微电子 23 4 偏差 范围 490 % 436% 32 -20% 577% 24 408 1 287% 51 8% 426% 38/42 在18bit 高性能音频Σ-ΔADC中的应用 1位量化器 + 模拟输入 S H(z) 数字输出 － fB 反混叠滤波器 fS＝MfN DAC 过采样 SD调制器 fB 数字抽取滤波器 S-D模数转换器的结构框图 S-D调制器是 ADC 模拟部分主要的功能模块和功耗模块 2015/4/9 浙大微电子 39/42 CI 1 CS 2 CC 1 vi vo 2 第一级调制器 C类反相器 1 误差抵消 EQ1 X + Σ - I(z) 积分器1 + Σ - Y1 I(z) 积分器2 量化器1 2 VDDH VDD + Σ + VGP M2 M1 VBP + Σ- EQ2 R1 IN VCM OUT H1(z) VCM b 第二级调制器 + Σ - I(z) 积分器3 Y2 H2(z) 量化器2 R2 M3 VBN 2-1级联结构SD调制器 M4 VGN GND GNDL 体电位调制电路 2015/4/9 浙大微电子 40/42 Y 亚阈值下有体电位调制和无调制的对比 无体电位调制亚阈值电路（1.2V） 信噪失真比（dB） tt ff ss 114.7 115 无功能 212 999 114.4 114.2 107.5 246 396 185 114.6 115.1 106 242 1108 185 功耗（uW） 全体电位调制（1.8V,-0.6V） 信噪失真比（dB） 功耗（uW） 半体电位调制（1.2V,0V） 信噪失真比（dB） 功耗（uW） 2015/4/9 浙大微电子 41/42 带体电位调制的亚阈值低功耗电路的进步 非亚阈值正常电路（3.3V） tt ff ss 信噪失真比（dB） 106 功耗（uW） 6874 7366 6554 114.6 115.1 106 242 1108 185 103 半体电位调制（1.2V,0V） 信噪失真比（dB） 功耗（uW） 2015/4/9 浙大微电子 42/42 THE END 2015/4/9 浙大微电子 43/42