Transcript A = B

同位元（parity bit）電路的基本概念
方
塊
圖
電路圖（以偶同位元為例）
P6-52 表6-4-1
偶同位（Even parity）
P6-53 表6-4-2
產生一個位元加到資料碼中，使得資料碼與同位元中1的個數有偶數個。
電路圖1
舉例說明
D7 D6 D5 D4 D3 D2 D1 D0 Y
 0 0 1
 1 1 0
0
0
1 1
1 0
0 0
1 0
1
0
圖(a)
電路圖2
舉例說明
D7 D6 D5 D4 D3 D2 D1 D0 Y
 1 0
 1 1
圖(b)
電路判別
方法
電路全部用XOR閘
電路中XNOR的總數為偶數個
1 1
0 0
0 1
1 0
0 0
1 1
0
1
奇同位（Odd parity）
P6-53 表6-4-2
產生一個位元加到資料碼中，使得資料碼與同位元中1的個數有奇數個。
電路圖1
舉例說明
D3 D2 D1 D0 Y
圖(a)
 1 1 0
 1 0 1
電路圖2
1 0
0 1
舉例說明
D7 D6 D5 D4 D3 D2 D1 D0 Y
 1 0
 1 1
1 1
0 0
0 1
1 0
圖(b)
電路判別
方法
電路中XNOR的總數為奇數個
或XOR的總數為偶數個，且含一個"1"的資料
0 0
1 1
1
0
常用的同位元IC（74180）
方塊圖
接腳圖
P6-53 表6-4-3
真值表
圖(c)
圖(a)
功能
說明
圖(b)
可接受 8 位元的資料輸入
具有偶同位與奇同位輸入各1位元，作為串接下一級，位元
擴充之用。
偶同位輸入或奇同位輸入是用來指示前一級 IC 資料的同位
狀態，不可以同時為1或0。
1位元比較器
方塊圖
圖(a)
真值表
圖(b)
A > B 時，
F0 = 1
A = B 時，
F1 = 1
A < B 時，
F2 = 1
布林代數式
P6-54 表6-4-4
電路圖
圖(c)
2位元比較器
方
塊
圖
P6-55 表6-4-5
布林代數式與卡諾圖
A > B
A = B
真
值
表
A < B
(A > B ) = Σ(4, 8, 9, 12, 13, 14)
(A = B ) = Σ(0, 5, 10, 15)
(A < B ) = Σ(1, 2, 3, 6, 7, 11)
7485是 4 位元的比較器
方塊圖
圖(a)
功能
說明
腳位圖
圖(b)
P6-56 表6-4-6
真值表
圖(c)
兩個4位元數字的比較器（A3A2A1A0）、（B3B2B1B0）
比較方式由高位元開始，依序到低位元。
有3個輸出，A > B、A = B、A < B，表示比較結果。
可利用數個7485串接起來，比較位元長度可以大於4位元。
組合邏輯 IC 編號整理
P6-57 表6-4-7
P6-59 表6-5-1
可程式邏輯元件（Programmable Logic Device:PLD）
功用
可程式邏輯元件又稱可規劃邏
輯元件。大部分的內部邏輯結
構都已由廠商製造完成，但並
未賦予功能或用途，而是保留
最後配線的規劃權給使用者依
其需要自行設計配置。
優點
①不易被他人拷貝
②速度快
③成本低
④設計容易，維護方便。
PLD依基本結構分類
簡單型PLD
複雜型PLD
(Simple PLD：SPLD)
(Complex PLD：CPLD)
P6-59 表6-5-2
場可程式閘陣列FPGA
(Field Programmable Gate
Array：FPGA)
為兩層的AND-OR邏輯
陣列，可規劃設計的
容量較小，且無法在
電路板上隨時規劃。
整合型的PLD，具有
結合邏輯閘陣列之特性
較高的性能與穩定性。 與PLD之可規劃特點，
將PLD做成晶胞形式，
再以陣列方式組合在
晶片上，是三種PLD中
元件密度最高，功能最
強者。且能在電路板上
直接規劃。
SPLD（簡單型PLD）的種類
元件
遮罩式規劃IC
現場可規劃 IC
種類 (Mask programmable) 只能規劃一次 可清除再規劃
ROM
PROM
PROM
（Mask ROM）
PAL
HAL
PAL
P6-59 表6-5-3
清除方式
EPROM
紫外線清除
EEPROM
（ PROM）
電壓清除
Flash ROM
電壓清除
EPLD
紫外線清除
GAL
電壓清除
PEEL
電壓清除
(使用壽命長)
PLA
PLA
FPLA（Field PLA）
AND邏輯閘結構
布林代數式
P6-60 表6-5-4
Y = ABCD
Y = AC
圖(a)
圖(c)
表示圖
實際電路
圖(b)
說明
圖(d)
ABCD 的熔絲皆保留，故Y 只保留AC 的熔絲，故Y 僅
可得ABCD 所有輸入的乘積 為AC 輸入的乘積值。
值。
OR邏輯閘結構
布林代數式
P6-60 表6-5-5
Y = A＋B ＋C ＋D
Y = A＋C
圖(a)
圖(c)
表示圖
實際電路
圖(b)
說明
圖(d)
ABCD 的熔絲皆保留，故Y 只保留AC 的熔絲，故Y 僅
可得ABCD 所有輸入的和項 為AC 輸入的和項值。
值。
AND-OR陣列主結構
主結構
P6-61 表6-5-6
說
明
具有n個輸入端（包含緩衝器／
反相器）
AND邏輯陣列具有 k 個 AND
閘，稱為 k 個乘積項
OR層具有m個OR閘
輸出端包含m個反相器
ROM、PAL 與 PLA 三種內部結構
分類
ROM
P6-61 表6-5-7
PAL
PLA
電
路
結
構
圖(a)
圖(b)
圖(c)
AND層
不可規劃（固定）
可規劃
可規劃
OR層
可規劃
不可規劃（固定）
可規劃
說
明
AND層會包含所有的最小 是PLA的特例，化簡過程
項，故不需規劃。
較簡單，但彈性較小。
AND層與OR層皆可規劃，
故其使用範圍較廣。
P6-62 表6-5-8
可程式陣列邏輯（Programmable Array Logic：PAL）





元件名稱
可定義的
輸入端數
輸出狀態
可定義的輸
出端數
速度與功率消
耗
可規劃陣列 16條輸入
邏輯 PAL 線
A：非同步式輸出
C：互補式輸出
H：高態輸出
L：低態輸出
P：極性可程式化
R：暫存器輸出
8條輸出線
A：高速型
A-2：高速半功
率型
A-4：高速1/4
功率型
P6-62 表6-5-9
以 3 輸入×4乘積項×2輸出之PLA，實現圖(a)真值表
建立條件
卡諾圖化簡
Y1(A, B, C)=Σ(1,3,4,7)
圖(b)
圖(a)
由真值表可知：
有3個輸入端
(ABC)
有2個輸出項Y1
與Y2
（故需要2個OR項）
（Y1 需要3個AND閘）
Y2(A, B, C)=Σ(2,3,4)
圖(c)
（Y2 需要2個AND閘）
電路原本需要5個AND閘，但由化簡後的Y1 項與Y2 項比
對可得知，
為共同項（電路可共用），實際可得
最少的總乘積項數為4 項，即
，
故只需要 4 個AND閘。
P6-63 表6-5-9
以 3 輸入×4乘積項×2輸出之PLA，實現圖(a)真值表
PLA規劃表
實現電路(邏輯電路圖)
實現電路(PLA符號表示)
圖(d)
A以‘1’表示，
以
‘0’表示，不存在的變數
項以‘－’表示，其他變
數依此類推。
T(True)：原變數形式輸出
C(Complement)：補數形式輸
出
因為Y1 與Y2 皆為原變數
形式的布林代數式，故規
劃表的輸出端Y1 與Y2 皆以T
標示之（熔絲保留）。
圖(e)
圖(f)