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數位邏輯(含實習)奪分寶典 第三章 基本邏輯閘與真值表 P3-3 表3-1-1 AND 閘（及閘） 傳統符號 IEEE 符號 ▲圖(a) ▲圖(b) 布林代數式 Y＝A‧B ＝AB 真值表 特 性 輸入端只要有一個0、輸出就為0 輸入皆為1，輸出才為1 口 訣 逢0 則0 AND 閘（及閘） 二極體電路 電晶體電路 波形範例 P3-3 表3-1-2 多輸入端及閘 符號 ▲圖(d) 布林代數式 ▲圖(a) ▲圖(b) ▲圖(c) Y＝A‧B⋯⋯N ＝AB⋯⋯N AND 閘（及閘）常用 IC 編號與腳位圖 TTL 系列 74LS08 CMOS 系列 CD4081 74LS11 P3-4 表3-1-3 P3-5 表3-1-4 OR 閘（或閘） 傳統符號 IEEE 符號 ▲圖(a) ▲圖(b) 布林代數式 Y＝A＋B 真值表 特 性 輸入端只要有一個1、輸出就為1 輸入皆為0，輸出才為0 口 訣 逢1 則1 OR 閘（或閘） 二極體電路 電晶體電路 波形範例 P3-5 表3-1-5 多輸入端或閘 符號 ▲圖(d) 布林代數式 ▲圖(a) ▲圖(b) ▲圖(c) Y＝A＋B＋⋯⋯＋ N P3-5 表3-1-6 OR 閘（或閘）常用 IC 編號與腳位圖 TTL 系列 CMOS 系列 74LS32 CD4071 P3-6 表3-1-7 NOT 閘（反閘） 傳統符號 IEEE 符號 ▲圖(a) ▲圖(b) 布林代數式 真值表 特 性 輸出為輸入的反相 口 訣 0 變 1、1 變 0 P3-6 表3-1-8 NOT 閘（反閘） 電晶體基本電路 ▲圖(a) 波形範例 ▲圖(b) P3-7 表3-1-9 NOT 閘（反閘）常用 IC 編號與腳位圖 TTL 系列 CMOS 系列 74LS04 CD4049 P3-7 表3-1-10 NAND 閘（反及閘） 傳統符號 IEEE 符號 ▲圖(a) ▲圖(b) 布林代數式 真值表 特 性 輸入端只要有一個0、輸出就為1 輸入皆為1，輸出才為0 口 訣 逢0 則1 NAND 閘（反及閘） 電晶體基本電路 波形範例 P3-8 表3-1-11 多輸入端反及閘 符號 ▲圖(c) 布林代數式 ▲圖(a) ▲圖(b) P3-8 表3-1-12 NAND 閘（反及閘）常用 IC 編號與腳位圖 TTL 系列 74LS00 74LS10 TTL 系列 74LS20 CMOS 系列 CD4011 P3-9 表3-1-13 NOR 閘（反或閘） 傳統符號 IEEE 符號 ▲圖(a) ▲圖(b) 布林代數式 真值表 特 性 輸入端只要有一個1、輸出就為0 輸入皆為0，輸出才為1 口 訣 逢1 則0 NOR 閘（反及閘） 基本電路 波形範例 P3-9 表3-1-14 多輸入端反或閘 符號 ▲圖(c) 布林代數式 ▲圖(a) ▲圖(b) P3-9 表3-1-15 NOR 閘（反或閘）常用 IC 編號與腳位圖 TTL 系列 CMOS 系列 74LS02 CD4001 XOR 閘（互斥或閘） 傳統符號 ▲圖(a) 布林代數式 P3-10 表3-1-16 IEEE 符號 真值表 ▲圖(b) 特 性 輸入端相同、輸出就為0 輸入奇數個1，輸出為1 輸入偶數個1，輸出為0 XOR為偶同位電路 口 訣 相同為0、不同為1 P3-10 表3-1-17 XOR 閘（互斥或閘） 波形範例 多輸入端互斥或閘 符號 ▲圖(b) 布林代數式 ▲圖(a) P3-11 表3-1-18 XOR 閘（互斥或閘）常用 IC 編號與腳位圖 TTL 系列 CMOS 系列 74LS86 CD4030 XNOR 閘（反互斥或閘） 傳統符號 ▲圖(a) 布林代數式 P3-12 表3-1-19 IEEE 符號 真值表 ▲圖(b) 特 性 輸入端不相同、輸出就為0 輸入奇數個1，輸出為0 輸入偶數個1，輸出為1 XNOR為奇同位電路 口 訣 相同為1、不同為0 P3-12 表3-1-20 XNOR 閘（反互斥或閘） 波形範例 多輸入端反互斥或閘 符號 ▲圖(b) 布林代數式 ▲圖(a) P3-12 表3-1-21 XNOR 閘（互斥或閘）常用 IC 編號與腳位圖 TTL 系列 CMOS 系列 74LS810 CD4077 P3-13 表3-1-22 BUFFER（緩衝器） 傳統符號 IEEE 符號 ▲圖(a) ▲圖(b) 布林代數式 Y=A 真值表 特 性 輸出等於輸入 通常用於推動級，作電流放大 口 訣 輸出等於輸入 P3-13 表3-1-23 BUFFER（緩衝器） 基本電路 ▲圖(a) 波形範例 ▲圖(b) P3-14 表3-1-24 常用 IC 編號與腳位圖 TTL 系列 CMOS 系列 74LS07 CD4050 P3-14 表3-1-25 正邏輯與負邏輯的定義 正邏輯 負邏輯 ▲圖(a) ▲圖(b) 高電位代表邏輯「1」 低電位代表邏輯「0」 高電位代表邏輯「0」 低電位代表邏輯「1」 波 形 圖 說 明 正邏輯閘與負邏輯閘的互換 P3-15 表3-1-26 正邏輯閘與負邏輯閘的互換 P3-15 表3-1-26 正、負邏輯的互換 正邏輯 負邏輯 A+B（OR） A．B（AND） A．B（AND） A+B（OR） A⊕B（XOR） A☉B（XNOR） A☉B（XNOR） A⊕B（XOR） P3-16 表3-1-27 TTL--圖騰柱型的電路元件功能 P3-23 表3-2-1 元件功能說明 基本電路 NAND閘 圖(a) Q1 輸入晶體 取代DTL電路(表3-2-9圖(b))的 (採複合射極) D1 、D2 、D3 二極體 Q2 分相晶體 在集極與射極端分別輸出兩個不 同相位的信號，以便驅動Q3 與Q4， 並使Q3 與Q4 不會同時導電(ON)， 故不會造成電路內部的消耗。 在Q4 由ON 轉成OFF時，還能提供 一個迴路，快速移去Q4基極內部的 少數載子。 Q3 活性負載 Q4 輸出晶體 Q3 ON 時，Q4 會OFF，而Q4 ON 時， Q3 會OFF，Q3 與Q4 不會同時導電。 D1 D2 D3 將輸入過高的負壓限制在-0.6V，保護Q1 射極 在Q4 ON時，確保Q3 能夠OFF 特 圖(b) 性 Q3、Q4 形成圖騰柱結構 交換速度快 功率消耗低（功率消耗與工作頻率成正比） 輸出電壓太小，易受雜訊干擾，且推動能力差。 輸出端不可相接，否則有可能造成不明確準位。 P3-24 圖 電晶體 由 ON 轉成 OFF 圖(a)電晶體 ON 圖(b)電晶體 OFF P3-24 表3-2-2 電晶體輸出的功率消耗與轉態延遲時間抉擇 RC 值大（數MΩ） 電晶體 ON RC 值大，故 IC (sat) 小 ∴功率消耗PQ 小 電晶體 OFF 轉態延遲時間長 （ΔT2） （ΔT2 由RC 和Co 決定） RC 值小（數百Ω） 電晶體 ON RC 值小， IC(sat) 大 ∴功率消耗PQ 大 電晶體 OFF 轉態延遲時間短 （ΔT1） （ΔT1 由RC 和 Co 決定） TTL--集極開路型（Open Collector：O．C） 基本電路—NAND 閘 基本電路—集極介面之應用方式 圖(a) 特 性 P3-25 表3-2-3 圖(b) 集極開路型，簡稱O．C，IC 電路符號以*表示。(如表3-2-4)。 主要作為驅動電路(Driver)，用來推動較大負載，如圖(b)所示之燈 泡接法。 電路必須外接電阻，才能夠有輸出。 將數個輸出相接時，輸出具有線接及閘(Wire AND)的功能。 交換速度較圖騰柱型慢。 P3-25 圖 TTL--集極開路型（OC）的線接及閘（Wire AND）觀念 圖(b) 圖(a) 圖(c) 真值表 P3-26 表3-2-4 TTL--集極開路型常用 IC 編號與腳位圖 74LS05（NOT閘） 74LS07（BUFFER） TTL--三態型（Tri-State：3S） 基本電路—NOT 閘 P3-27 表3-2-5 NOT與BUFFER三態型Enable控制法 邏輯閘 E 高態動作 E 低態動作 ▲圖(b) ▲圖(c) ▲圖(d) ▲圖(e) NOT閘 圖(a) BUFFER 閘 真值表 P3-27 表3-2-6 TTL—三態型常用 IC 編號與腳位圖 74LS126 （高態致能的三態 Buffer） 74LS125 （低態致能的三態 Buffer） TTL邏輯族系產品 P3-28 圖3-2-1 P3-29 表3-2-7 表3-2-8 代號—製造商 HD—日立 SN—德州儀器 M—三菱 MC—摩托羅拉 MN—松下 TD—東芝 MPB--NEC 邏輯族系 產品適用 工作電源電壓範圍 工作溫度範圍 54系列 74系列 軍用 商用 +5V±0.5V （4.5V∼5.5V） -55°C∼＋ 125°C +5V±0.25V 0°C〜＋70°C （4.75V∼5.25V） 備 註 54系列較74 系列更能工 作於惡劣環 境下。 TTL邏輯族系纇型 P3-29 表3-2-9 P3-30 表3-2-10 TTL 邏輯族系分別以速度及功率消耗作比較 速度 74ASxx > 74Sxx = 74Fxx > 74ALSxx > 74Hxx > 74LSxx > 74xx > 74Lxx 功率消耗 74Hxx > 74Sxx > 74xx > 74ASxx > 74Fxx > 74LSxx > 74ALSxx > 74Lxx 扇出數（相同系列） 74ASxx > 74Fxx > 74Sxx = 74LSxx = 74ALS > 74xx > 74Hxx > 74Lxx 蕭特基型（Schottky）電路 內部電路 符號 圖(b) 圖(a) P3-30 表3-2-11 等效電路 圖(c) TTL蕭特基型電路的內部如圖(a)所示，主要是將一般電晶體以蕭特基電晶 說 體如圖(b)來取代。由圖(c)的等效電路可知，蕭特基電晶體就是在一般電 晶體的C、B之間並聯一個順向壓降為0.3V∼0.4V的蕭特基障壁二極體 明 （Schottky Barrier Diode：SBD），使原電晶體無法進入飽和（因為一 般電晶體C、B兩極的飽和電壓為0.5V∼0.6V），藉此來提升電晶體的速 度，故採蕭特基電晶體的電路，動作速度快。 P3-31 表3-2-12 表3-2-13 TTL 邏輯族系編號及包裝 編號 功用 00 NAND Gate 編號 32 功用 OR Gate 包裝代碼 C 或 J 02 NOR Gate 04 NOT Gate 86 XOR Gate D 08 AND Gate 266 XNOR Gate N 或 P FN 包裝方式 陶瓷(Ceramic) 塑膠(Plastic) 塑膠(Plastic) 扁平(Flat) 雙列包裝 雙排包裝 雙列包裝 型塑膠包裝 W 或 U 陶瓷扁平 包裝 外觀 說明 一般來說，陶瓷包裝比塑膠包裝有較大的溫度容許範圍與較嚴 格的特性要求。 ②M或T代表金屬外殼包裝。 TTL邏輯電路電壓參數 代稱 中文名稱 定義（對邏輯閘電 路而言） ViH (min) 高態輸入電壓 輸入端所能接受為 典型值 2.0V Hi的最小電壓 ViL (max) 低態輸入電壓 輸入端所能接受為 0.8V P3-32 表3-2-14 規定說明 對使用者所加 入之電壓值的 限制 Lo的最大電壓 VOH(min) 高態輸出電壓 輸出端在輸出為Hi 2.4V 時的最小電壓 VOL(max) 低態輸出電壓 輸出端在輸出為Lo 0.4V 製造商對所提 供電路輸出電 壓的保證值 時的最大電壓 說 明 一個合理的邏輯系統為了能達成正確的多級串接推動，必須 滿足下列條件： ①VOH > ViH 且 ViL > VOL 又 ②高態>低態 故綜合上述①、②條件可得：VOH > ViH > ViL > VOL（可參考特 別解說7中的圖(a)） P3-32 表3-2-15 TTL邏輯電路--雜訊邊限(Noise Margin：VNM) 代稱 中文名稱 定義 典型值 高態雜訊 邏輯閘電路的輸出端在 邊限電壓 輸出為Hi時，所能承受 最大的雜訊干擾電壓 低態雜訊 邏輯閘電路的輸出端在 邊限電壓 輸出為Lo時，所能承受 最大的雜訊干擾電壓 結論 （當VNMH 與 VNML 兩個值不同時，取小值作為VNM） 說明 當邏輯閘電路輸出端受到比VNM 更大的雜訊干擾電壓時，將會 得到不明確的輸出準位。 P3-33 圖(a)電壓參數關係圖 圖(b)TTL標準型的電壓參數關係圖 P3-33 表3-2-16 TTL邏輯電路—電流參數 代稱 中文名稱 定義（對邏輯閘電路而言） 典型值 IiH (max) 高態輸入電流 使輸入端的電壓維持在ViH 以上 40μA 時，所流入的最大電流 IiL (max) 低態輸入電流 使輸入端的電壓維持在ViL 以下時， -1.6mA 所流出的最大電流 IOH (max) 高態輸出電流 使輸出端的電壓維持在VOH 以上時， -0.4mA 所流出的最大電流 IOL (max) 低態輸出電流 使輸出端的電壓維持在VOL 以下時， 16mA 所流入的最大電流 說明 通常以流入邏輯閘的電流為正，流出的電流為負。 TTL—扇出數（Fan out） 高準位輸出 P3-34 表3-2-17 低準位輸出 電 路 圖(a) 邏 輯 符 號 圖 圖(c) 圖(b) 圖(d) TTL—浮接處理 OR 閘 P3-35 表3-2-18 或 NOR 閘 ▲圖(a) ▲圖(b) ▲圖(c) 與其他接腳短路相接 直接接地 接電阻R再接地 TTL—浮接處理 AND 閘 或 P3-36 表3-2-19 NAND 閘 ▲圖(a) ▲圖(b) 空接 與其他接腳短路相接 ▲圖(c) ▲圖(d) 直接接VCC 接電阻 R 再接VCC P3-36 表3-2-20 常用AOI邏輯閘 基本內部圖 74LS51 圖(b) 圖(a) 特 將AND-OR-NOT（或Inverter）三種邏輯閘集合在一個IC內， 色 可以減少外部電路的接線數。圖(a)中 P3-37 表3-2-21 常用TTL舒密特觸發型邏輯閘 74LS14 特性 ①電路具有上限與下限之兩個 電壓準位（VU 與VL），一般 邏輯閘只有一個電壓準位 （VT：臨界電壓） ②當輸入大於VU 或小於VL 時， 電路才會有變化 ③以為表示符號 ④通常用於防止開關彈跳的電 路或方波產生電路 ⑤可作為波形整型電路 常用CMOS舒密特觸發型邏輯閘 CD4093 P3-37 表3-2-21 CD40106 ①電路具有上限與下限之兩個電壓準位（VU 與VL），一般邏輯 特 閘只有一個電壓準位（VT：臨界電壓） 性 ②當輸入大於VU 或小於VL 時，電路才會有變化 ③以為表示符號 ④通常用於防止開關彈跳的電路或方波產生電路 ⑤可作為波形整型電路 增強型 MOSFET的種類 判別 名稱 N 通道（NMOS） P3-41 表3-3-1 P通道（PMOS） 符號 圖(a) 圖(b) 通道 載子 ON、 OFF 的控 制方 式 圖(c) 電子 圖(d) 圖(e) 圖(f) 電洞 輸入(G、S兩端) 輸出(D、S兩端) 輸入(G、S兩端) 輸出(D、S兩端) ‘0’（Lo） OFF ‘0’（Lo） ON ‘1’（Hi） ON ‘1’（Hi） OFF P3-41 表3-3-2 MOS 電路的基本結構—NMOS (N 通道 MOSFET） 基本電路 NOT閘 NAND閘 圖(a) 圖(b) 特 ①製作簡單 性 ③功率消耗小 ② 體積小，包裝密度高 ④扇出數高 ⑤工作速度慢 NOR閘 圖(c) MOS 電路的基本結構—CMOS (互補式 MOSFET) P3-42 表3-3-4 基本電路 NOT閘 NAND閘 NOR閘 圖(c) 圖(a) 圖(b) P3-43 表3-3-5 MOSFET 的電壓參數（供給電壓 代稱 中文名稱 3∼15V） 典型值 ViH (min) 高態輸入電壓 單電源 雙電源 ViL(max) 低態輸入電壓 單電源 雙電源 0.7 VDD 0.7(VDD – VSS)+ VSS 0.3 VDD VDD 雙電源 VDD 雙電源 對使用者所加 入之電壓值的 限制 0.3(VDD - VSS) + VSS VOH (min) 高態輸出電壓 單電源 VoL(max) 低態輸出電壓 單電源 規定說明 約 0V VSS 製造商對所提 供電路輸出電 壓的保證值 MOSFET 的雜訊邊限（Noise 代稱 中文名稱 高態雜訊邊限電壓 低態雜訊邊限電壓 由右圖可知，CMOS 的VNM 為 0.3VDD，若VNMH 與VNML 不相等 說 時，取小值作為VNM。 標準型CMOS的電壓參數關係圖► 明 註： 雙電源：VNM = 0.3(VDD - VSS) P3-44 表3-3-6 Margin：VNM） 典型值 P3-44 表3-3-7 MOSFET 的電流參數 代稱 中文名稱 典型值 IiH (max) 高態輸入電流 1μA IiL (max) 低態輸入電流 -1μA IOH (max) 高態輸出電流 -1mA IOL (max) 低態輸出電流 1mA 說明 電流通常以流入邏輯閘為正，流出為負。 CMOS 的 IC 類別 型 態 製造商 型態代碼 (mA) 標 準 型 RCA 高 速 型 RCA CD40Hxx Motolora 140xx 新 高 速 型 NSC (mA) CD4000B 備 註 （nS） B：100∼150 UB：60∼100 （一般閘） CD4500B B：輸出端包含Buffer UB： 輸出端不包含 Buffer（Un-Buffer） （特殊功能） 15 145xx NSC 改 良 型 IOH(max) IOL(max) 每閘傳送時間 P3-44 表3-3-8 74HCxx 6 6 74HCUxx 4 4 74HCTxx 6 6 74ACxx 24 24 74ACTxx 24 24 B：10 UB：6 此類型CMOS和TTL74 系列接腳相容 （H：高速型，C:CMOS） (T：和TTL電氣特性相容) 3 （A：改良型） (T：和TTL電氣特性相容) 74AHCxx 3.7 74AHCTxx 5 主要功能優於74AC/ACT 系列 和TTL電氣特性相容 CMOS 未用接腳（浮接）的處理方式 P3-45 表3-3-9 低態處理--OR閘 或 NOR閘 圖(a) 與其他接腳短路相接 圖(b) 直接接地 圖(c) 接電阻R再接地 高態處理--AND閘 或 NAND閘 圖(d) 與其他接腳短路相接 圖(e) 直接接Vcc 圖(f) 接電阻R再接Vcc TTL 與 CMOS 的比較 項 目 P3-46 表3-3-10 TTL CMOS 工作速度 快 慢 功率消耗 大 小 尚可 佳 扇出數 少 多 製作密度 低 高 工作電壓 只可加 +5V 可從 +3V 到 +15V 雜訊排除力 製作成雙向開關 不可 可製作成雙向開關， 符號如下圖所示： P3-46 表3-3-11 當數位邏輯閘在串接推動時，必需滿足四個條件 電壓推動方面 條件① 條件② VOH ≥ ViH VOL ≤ ViL 電流推動方面 條件③ IOH ≥ N × IiH 條件④ IOL ≥ N × IiL （N：輸出級數） （N：輸出級數） P3-47 表3-3-12 以 TTL 閘（圖騰柱標準型）推動 CMOS 閘 狀 況 VOH（TTL） VOL（TTL） TTL閘規格 2.4V 0.4V 推動 CMOS閘規格 ViH（CMOS） 若VDD = 5V 是否符合 表 3-3-11條件 0.7VDD =3.5V 2.4V < 3.5V ∴不符合條件① 若VDD = 12V 0.7VDD =8.4V 2.4V < 8.4V ∴不符合條件① ViL（CMOS） 若VDD = 5V 0.3VDD =1.5V 符合條件② 若VDD = 12V 0.3VDD = 3.6 IOH（TTL） 400μA IiH（CMOS） 1μA 符合條件③ IOL（TTL） 1μA 符合條件④ 16mA IiL（CMOS） P3-47 表3-3-13 以 TTL 閘（圖騰柱標準型）推動 CMOS 閘 相同電壓準位的問題與解決（TTL = CMOS = 5V） 電 路 VOH（TTL） VOH（CMOS） 2.4V 0.7VDD = 3.5V 問 VOH（TTL） < ViH（CMOS） 題 ∴不符合表（3-3-11）條件① 圖(a) 解 方法1 加提升電 決 阻（RPULL-UP） 方 法 圖(b) 方法2 採 OC 型 TTL 圖(c) 方法3 採電晶體介面 圖(d) P3-48 表3-3-14 以 TTL 閘（圖騰柱標準型）推動 CMOS 閘 不同電壓準位的問題與解決（TTL = 5V，CMOS = 12V) VOH（TTL） 電 路 2.4V 問 題 ViH（CMOS） 0.7VDD = 8.4V VOH（TTL） < ViH（CMOS） ∴不符合表（3-3-11）條件① 圖(a) 解 決 方 法 方法1 採 OC 型 TTL 圖(b) 方法2 採電晶體介面 圖(c) P3-48 表3-3-15 以 CMOS 閘推動 TTL 閘（圖騰柱標準型） 狀 況 推動 CMOS 閘規格 VOH (CMOS） 若VDD = 5V VOH = 5V 若VDD = 12V 條件是否符合 TTL 閘規格 ViH（TTL ） VOH = 12V 2V 符合條件① 2V 雖然符合條件①， 但VOH 電壓過高 VOL（CMOS） 0V IiL（TTL ） IOH（CMOS） 1mA IiH（TTL ） 40μA 符合條件③ IOL（CMOS） 1mA IiL（TTL ） 1.6mA 不符合條件④ 0.8V 符合條件② P3-48 表3-3-16 以 CMOS 閘推動 TTL 閘（圖騰柱標準型） VOH 電壓過高的問題與解決（CMOS = 12V，TTL = 5V） 電 路 圖(a) 解 方法1 採 CMOS 決 的 OD 型 方 法 圖(b) VOH（ CMOS ） ViH（ TTL ） 12V 2V 問 雖然符合條件① 題 VOH（CMOS） ≥ ViH（TTL） 但輸入電壓過高 方法2 加電壓轉換器 圖(c) 方法3 採電晶體介面 圖(d) P3-49 圖 CMOS的汲極開路型電路（Open Drain: O‧D） 圖(a)輸出端結構圖 圖(b) O‧D的符號圖 P3-49 表3-3-17 以 CMOS 閘推動 TTL 閘（圖騰柱標準型） IoL 電流推動的問題與解決（TTL = CMOS = 5V) IOL（CMOS） 1mA IiL（TTL） 1.6mA 解決 採用74HCxx型（UB：4mA、 方法 B：6mA）等級以上的 CMOS 閘。 問 IOL（CMOS） < IiL（TTL） 題 ∴不符合表（3-3-11） 條件④ TTL 與 CMOS IC 編號整理 P3-51 表3-3-18