Transcript 触发器
《数字电子技术基础》 第5章 触发器 触发器（Flip-Flop）具有记忆功能、存储一位二值信息 的基本单元电路。 触发器具有两个稳定状态，外加触发信号时，电路可以 由一个稳定状态转换为另一个稳定状态； 没有外触发信号，触发器的状态保持不变。 根据电路结构和触发方式可分为： 基本RS触发器 同步触发器 主从触发器 边沿触发器 按照触发器逻辑功能的不同可分为 RS触发器 D触发器 JK触发器 T触发器 5.2 基本RS触发器 基本RS触发器是构成各种触发器的基本部件（RS锁存器） • vI1 =0,vI2 =1,从vO2端反馈到G1门的输入，vI1 =0消失了， 由于vO2的反馈，vO1和vO2的状态能保持，反馈电路具有记 忆功能。 n1 • R D =0，SD =1 ， Q =1，Qn+1 =0，触发器置0。如果 R D =0 消失，由于Q端的反馈，电路仍为0状态。 n1 • R D =1，SD =0，Q =0，Qn+1 =1，触发器置1。如果 SD =0 • • • • • 消失，由于Q 端的反馈，电路仍为1状态。 SD 置位端（Set）置1输入端， R D 复位端（Reset）置0输入端，低电平有效输入信号 输出端，Q=1、Q =0为触发器的1状态， Q=0、Q =1为触发器的0状态。 输入信号作用前的状态为现态，Qn表示， 输入信号作用后的状态为次态，Qn+1表示。 • • • • • R D =1，SD =1，触发器状态不变，即Qn+1=Qn，触发器保 持。 R D =0，SD =0，两个与非门输出都为1，破坏了触发器 的互补输出关系，当 R D 、SD 同时0→1，门的延迟时 间不同，触发器的新状态不确定， Qn+1 =×， 不允许出现输入信号同时为0， 约束条件 R D + SD =1 基本RS触发器的逻辑符号，输入端的小圆圈表示低电 平置0或置1，低电平有效。 • 基本RS触发器也可以用两个或非门构成 5.2.2 基本RS触发器逻辑功能特性 1．特性表 描述它们之间逻辑关系的真值表称为触发器的特性表。 2．特性方程 n 1 n Q SD R D Q SD R D 1 (约束条件) 3．状态转换图 两个圆圈表示触发器的两个稳定状态，箭头表示状 态转换的方向，箭头旁的标注为转换条件。 R D SD Q n 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Q n 1 × × 0 0 1 1 0 1 4．波形图 工作波形 时序图 基本RS触发器的输入信号 R D SD 变化，都能直接改变输出的状 态。 基本RS触发器称为直接置位、复位 触发器。 5.3 同步触发器 • 要求触发器的翻转时刻受时钟脉冲CLK（ Clock）的控制，翻转的新状态由输入信号 决定。 5.3.1 同步RS触发器 1．电路结构与工作原理 基本RS触发器加引导电路G3、G4与非门，同步RS触发器， R、S为高电平置0和置1端，CLK为时钟输入端。 CLK=0，G3、G4门被封锁，G1、G2门的两个输入端都为高电平，触发器状态 维持不变，Qn+1=Qn。 CLK=1，G3、G4门打开，G1、G2的两个输入端 R D和 SD 的状态为R、S状态取 反，输出 Q 和Q跟随输入R、S的变化翻转。 同步RS触发器的逻辑符号 C1表示时钟CLK在控制信号中编号为1， 受C1控制的输入信号表示1S和1R。 R、S高电平置位，CLK高电平有效 2．逻辑功能特性 （1）特性表 CLK=1的特性表 （2）特性方程 同步RS触发器的特性方程 n 1 n Q S RQ (约束条件) RS 0 约束条件RS=0，R与S不能同时为1。 （3）状态转换图 CLK=1时，同步RS触发器的状态转换由R和S 的输入状态决定。 （4）波形图 （5）异步置位端 • 具有异步置位端的RS触发器特性表 • 在CLK之前将触发器预先置成指定的状态，同步RS触 发器电路设置异步置位端SD 和异步复位端 R D 。 • SD =0，R D =1触发器置1，SD =1，R D =0，触发器置0 • 不受时钟信号CLK和输入信号的控制。 • 触发器在CLK信号控制下正常工作时 R D 和 SD 为高电 平。 • 将触发器异步置位或复位应当在CLK=0的状态下进行 ，否则在或返回高电平以后预置的状态不一定能保存 下来。 SD R D S R 1 0×× 0 1×× １１００ １１０１ １１１０ １１１１ Qn+1 0 1 Qn 0 1 × 5.3.2 同步D触发器 1．电路结构与工作原理 • 同步RS触发器的S端改为D端，D取反为R端，构成同步D触发器。 • CLK=0，G3、G4门被封锁，触发器状态维持不变。 • CLK=1，G3、G4门解除封锁，接收D输入信号。 • D=0，Q=0， Q =1，触发器状态被置0； D Qn Qn+1 • D=1，Q=1， Q =0，触发器状态被置1。 2．逻辑功能特性 0 0 0 • （1）特性表 0 1 0 n +1 • （2）特性方程 Q =D 1 0 1 • D触发器称为锁存器、延迟触发器。 1 1 1 • （3）状态转移图 • 逻辑符号 5.3.3 同步JK触发器 1．电路结构与工作原理 • 同步RS触发器的R、S输入改为 S JQ ，R KQ。代入约束条件RS JQKQ 0 由于Q和Q 互补，无论JK输入如何取值，不可能出S=R=1，解决约束问题 CLK=0，G3、G4被封锁，SD =1，R D =1，触发器维持原状态不变。 CLK=1，G3、G4解除封锁，SD =JQ , R D =KQ 状态转移。 2．逻辑功能特性（1）特性表 （2）特性方程 CLK=1，SD JQ , R D KQ 代入基本RS触发器方程 n1 n n SD R DQ JQ KQ Q JQ KQn n Q n 1 Q n JQ KQ （3）状态转换图 n n n J K Qn 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 Qn+1 0 1 0 0 1 1 1 0 5.3.4 同步T触发器 • 将同步JK触发器的输入端连接，令J=K=T，可以构成 同步T触发器。 n 1 Q n TQ TQn n • T=1时，在CLK作用下，触发器的输出状态 Q Q ，发生一次翻转。连续的时钟CLK，使触发器状态处 于计数状态。 • T=1时的T触发器称为 T 触发器。 n1 • 对同步触发器的分析可知 • 当CLK=0时，触发器状态保持不变； • CLK=1、脉冲宽度较宽时，如果输入信号的状态发生 多次变化，触发器将可能出现连续的多次翻转。这就 降低了触发器的抗干扰能力。 T Qn 0 0 1 1 0 1 0 1 Qn+1 0 1 1 0 5.4 主从触发器 • 同步触发器在时钟电平期间会产生多次翻转现象。改进方法采用主从结构式 的触发器。 • 5.4.1 主从RS触发器 • 1．电路结构与工作原理 • 主从RS触发器的电路由两个同步 RS触发器串接构成，主触发器的 时钟为CLK，从触发器的时钟为 CLK • CLK=1，主触发器工作，接收R和S 端的输入信号，从触发器被封锁 Q 保持原状态不变。 ，Q和 CLK • CLK由1变为0时刻，主触发器被封锁，输入R、S不再影响 主触发器的状态。CLK =1，从触发器跟随主触发器状态翻 转。 • CLK=0，主触发器被封锁，从触发器的状态不再改变 • 主从RS触发器的翻转在CLK由1变0时刻（CLK下降沿），一 个CLK信号期间，触发器状态只发生一次改变，不会有空 翻现象。 • 2．逻辑功能特性 • 主从RS触发器和同步RS触发器的功能相同，工作时序不同。主从RS触 发器在CLK下降沿时刻根据CLK = 1期间S，R的状态改变。 • 逻辑符号的延迟输出符号“┓”，表示从触发器输出状态的变化滞后 于主触发器接收R、S信号的时刻。 • 在CLK=1期间，主触发器的状态仍会随S、R状态的变化而变化，要求 触发器的输入信号在CLK=1期间保持不变。 • 约束条件RS=0成立，主从RS触发器仍有“不定”状态。 • 主从RS触发器波形 5.4.2 主从JK触发器 • 1．电路结构与工作原理 • 主从RS触发器的S=R=1时状态不确定，将主从RS触发器的Q端和 Q 端交 叉反馈到输入端，构成主从JK触发器 n • CLK=1，CLK =0，主触发器的状态随J、K和Qn Q 翻转；从触发器被封 锁，输出状态保持不变。 • CLK↓，CLK=0、CLK =1，主触发器被封锁，从触发器跟随主触发器的 状态改变输出状态。 • CLK=0，CLK =1，主触发器被封锁，输出保持不变；从触发器的状态也 保持不变。 • 主从JK触发器的输出状态只改变 一次，在CLK下降沿时刻翻转。 • 主从JK触发器和同步JK触发器的 功能相同。 CLK • 触发器输出状态的改变发生在 CLK信号的下降沿，而且即使在 CLK=1时，触发器的次态也是确 定的。 2．主从JK触发器的一次翻转现象 • 主触发器是同步RS触发器，R=KQn，S JQ • CLK=1,主触发器状态方程 n n n Qn CLK=0， Q主 n1 n Q主 JQ KQnQ主 n • CLK=1期间，如果输入J、K变化，状态发生了一次翻转， Q主 Q ，主触 发器状态方程 n1 Q主 n n n JQ KQ Q Q n • 在CLK = 1期间主触发器发生了一次翻转，由于从触发器被封锁，状态没 有改变，主触发器状态就不会再随输入信号J、K的变化而发生多次变化 ，从触发器在时钟下降沿跟随主触发器的状态翻转。 • 主从JK触发器的一次翻转现 象，不符合JK触发器的特性 方程，必须保证主从JK触发 器的输入信号在CLK=1期间不 发生多次变化。 5.5 边沿触发器 • 边沿触发器仅在时钟CLK的上升沿或下降沿时刻才接收输入信号，克 服空翻现象和一次翻转问题，提高抗干扰能力，工作更可靠。 5.5.1 维持-阻塞D触发器 • 1．电路结构与工作原理 • 维持-阻塞D触发器，G1、G2门构成基 本RS触发器，G3～G6门组成维持-阻 塞电路。 • CLK=0，SD R D 1 ，Q不变。 • D=0， A D 1 ，B=D=0，D存入G5、G6 门需要两个与非门的延迟时间2tpd， 称为建立时间。 n1 Q 0 R 0 D • CLK由0↗1 SD 1 • CLK=1，R D 0 反馈到G5门，维持输入信号D=0，阻塞D变为1。R D变化为0需要 1tpd，称为保持时间。 • D=1，CLK=0，A=0，B=1，2tpd的延迟时间，输入信号D存入G5、G6门。 • CLK由0 ↗1，R D =1 SD 0 Qn1 1 SD 0 反馈到G6门，维持D=1；SD 0 反馈到G3门，阻塞D变为0。 • CLK = 1时， 电路称为维持-阻塞D触发器，Qn+1=D • 维持-阻塞D触发器在CLK上升沿之前需要2tpd的建立时间；在CLK上升沿时 刻翻转，需要1tpd保持时间，输入信号被封锁，输出Q不再发生变化。 • 维持-阻塞D触发器逻辑符号 • 具有异步置1、置0端的维持-阻塞D触发器 • 当 R D =0、SD =1时，封锁G5、G4、G1门使A=1、Q 1 Q=0。异步置0。 • 当 R D =1、SD =0时，SD 封锁G6和G2门使B=1，如果CLK=1，SD 0 R D 1 • Q 0 Q=1异步置1。 • 当触发器正常工作时，需令 R D = SD = 1。 • 具有异步置1、置0端的维持-阻塞D触发器逻辑符号 2．逻辑功能描述 • 维持阻塞D触发器的功能与同步D触发器相同。 • 具有异步置数端的维持-阻塞D触发器的特性表。 • 维持-阻塞D触发器的工作波形 R D S DCLK 0 1 1 1 1 0 1 1 D × × × × 0 1 Q 0 1 0 1 Q 1 0 1 0 5.5.2 边沿JK触发器 • 1．电路结构与工作原理 • 边沿JK触发器的G1～G6门构成基本RS触发器,两个输入信号引导门G7、G8。 制作时保证G7、G8的延迟时间大于G1～G6门的传输延迟时间。 • 设触发器初态为Q=0、Q =1。 • CLK=0时，M=N=1，基本RS触发器保持； • CLK由0↗1，门G2、G6首先被解除封锁，基本RS触发器通过门G2、G6保持原 状态不变。推导 n n Qn1 Q CLK Q M Qn n 1 Q n Qn CLK Qn N Q • 在稳定的CLK=0及CLK=1期间， • 触发器状态都维持不变， • 触发器处于一种“自锁”状态。 • CLK↓=0，使G2和G6门为0；由于G7、G8门的延迟时间长，在M、N变 为1以前，维持CLK下降沿前的值， M JQn , N KQn • M= SD ，N= R D ，代入基本RS触发器特征方程 n1 Q n SD RDQ JQ KQn n • 在CLK下降沿时刻，触发器接收了输入信号J、K，按照JK触发器的特 征规律变化。 • 在CLK=1时，J、K信号存入输入G7、G8 门，没有进入基本RS触发器。 • 在CLK↓=0时刻，由于G7、G8门对信号 的延迟，在CLK下降沿之前进入与非门 的J、K信号仍起作用，触发器解除“自 锁”，J、K信号可以输入触发器，引起 状态改变。 • 边沿触发器的触发时刻，触发沿前的输 入信号起作用。 • 边沿JK触发器要求输入信号在CLK下降沿之前1tpd保持不变，在CLK=0和CLK=1 期间，J、K信号的任何变化都不会影响输出。这种触发器比维持-阻塞式触发 器具有更强的抗干扰能力。 • 逻辑符号中，CLK输入端的“>”符号表示触发器是利用时钟脉冲的边沿进行 动作的，小圆圈表示时钟脉冲的下降沿触发。 2．逻辑功能描述 • 边沿JK触发器的功能与主从JK触发器相同。 • 边沿JK触发器的特性表 • 波形图 CLK J K Qn Qn+1 × × ××0 ××1 000 001 010 011 100 101 110 111 0 1 0 1 0 0 1 1 1 0 • • • • 5.5.3 边沿触发器的动态特性 动态特性是指对输入信号、时钟信号及输出信号之间关系的要求。维持阻塞边沿D触发器动态参数 1．建立时间tset CLK=0，输入D经过1tpd的时间到G5门输出，到G6门输出要2tpd，输入信号D 的建立时间tset。 tset ¡Ý2tpd 2．保持时间th • CLK=1，保证D触发器G5和G6门输出不变，输入信号D要保持。D=0，CLK↑ 时刻，G3门输出的0电平到达G5门输入，D=0状态才允许改变。D的保持时间 为 t ¡Ý1t H pd 3．传输延迟时间tPHL和tPLH • 传输延迟时间：从CLK触发沿到开始， 到输出端Q、Q 完成状态改变的时 间，Q端由高电平变为低电平的传输延迟时间为 tPHL ， • Q端由由低电平变为高电平的传输延迟时间为 tPLH 。 • 输出传输延迟时间 t 3t PHL pd tPLH 2tpd • 4．最高时钟频率 • CLK的最高频率 fC(max) 1/ TC(min) 触发器动作需要时间延迟，对CLK最 高工作频率限制。维持-阻塞D时钟CLK的高电平持续时间>tPHL，CLK低电 平的持续时间应大于门G3的传输延迟时间和tset， f C(max) 1 tset tpd tPHL 1 6tpd 5.5.4 触发器功能的类型转换 • JK触发器和D触发器与其他类型的触发器之间的转换 • 1．JK触发器转换成D触发器 n • 将D触发器特性方程与JK触发器 Qn1 JQ KQn 比较。 n n Qn! D D(Qn Q ) DQ DQn • • • • 写出JK触发器的驱动方程， J=D，K= D 画出将JK触发器转换成D触发器的逻辑电路 2．D触发器转换成JK触发器 将D触发器和JK触发器的特性方程比较 n Qn1 D JQ KQn n • 3．D触发器转换为T触发器 D TQ TQn T Qn • 与构成JK触发器的方法相同， • n D Q 得到 T 触发器的电路 令T=1， 第五章小结 电路结构与逻辑功能 1．功能分类 2. 时钟触发方式 基本R-S锁存器 R S 无时钟 J K 同步触发器 电平平顶触发，CP=1期间Q随输入信号变化， T CP=0，Q保持 D 主从触发器 R S J K 下降沿触发（前沿准备CP=1期间，Q主 变化，后沿时刻翻转） T D R S 维持-阻塞触发器 边沿触发器 J K T D R S J K T D 上升沿触发，Q随上升沿之前信号变化 分为前沿、后沿触发，触发沿时刻的 输入信号决定Qn+1的状态。 例题：画出带异步置位端主从J-K触发器的输出波形： D1、D2相与 各触发器的初始状态都为0，画出输出波形 n1 1 Q Q1 Q2n+1=Q2主从 Q5n+1=Q5前沿 Q9n+1=1前沿边沿 Qn1 J Q KQ n1 3 Q Q3 Q7n1 Q7 Q6n+1=0前 沿 Q10n1 Q10 Q11n+1=Q11边沿后 沿 Q4n1 Q4 Q8n1 Q8 Q12n+1=1后沿边 沿 初态为0 Q1n1 Q1 主从 Q2n+1=Q2主从 Q3n1 Q3 边沿后沿触发 Q4n1 Q4 前沿 Q5n+1=Q5前沿 Q6n+1=0前沿 Q7n1 Q7 前沿 Q8n1 Q8 主从加边沿 Q9n+1=1前沿边沿 Q10n1 Q10 前沿边沿 Q11n+1=Q11边沿后沿 Q12n+1=1后沿边沿 作业答案 5.10 图5.39所示为主从JK触发器的各输入端的输入电压波形，试 画出输出端Q和 Q 的波形。 • 5.17 图5.46所示触发器的初始状态都为0，试画出在输 入CLK脉冲作用下各触发器的输出波形。