Transcript OP-amp 기본 이론

전자회로 실험 1
Ch. 17 연산증폭기 기본실험
Prof. Jeong-Geun Kim
Integrated Radar Systems Lab.
Department of Electronic Engineering
Tel) +82-2-940-5437
e-mail) [email protected]
1
실험 개요
01
OP-amp 기본 이론
02
03
Pspice 시뮬레이션 내용
04 예비보고서 작성 내용
실험 절차 및 진행 내용
05
06
07
결과보고서 작성 내용
실험 요약 및 주의 사항
2
OP-amp 기본 이론
3

연산 증폭기는 아날로그 회로에서 가장 널리 사용되는 회로임.

일반적인 연산 증폭기는 차동 입력을 받아서, 단일 출력을 냄.
이 실험에서는 연산 증폭기의 전압 이득, 입력 저항, 출력 저항, 대역폭,
오프셋 전압, 슬루율 등 기본적인 성능 파라미터들을 익히고, 실험을 통해
서 측정하여 이를 바탕으로 연산 증폭기를 이용한 응용 회로를 설계할 수
있는 능력을 배양하고자 함.

4
An operational amplifier (op-amp) is a DC-coupled highgain electronic voltage amplifier with a differential input and,
usually, a single-ended output. An op-amp produces an
output voltage that is typically hundreds of thousands of
times larger than the voltage difference between its input
terminals.
Operational amplifiers had their origins in analog computers,
where they were used to do mathematical operations in many
linear, non-linear and frequency-dependent circuits.
Characteristics of a circuit using an op-amp are set by
external components with little dependence on temperature
changes or manufacturing variations in the op-amp itself,
which makes op-amps popular building blocks for circuit
design.
5
6
[Fig 17-1] Fundamental OP-AMP Circuit

[Fig 17-1] Fundamental OP-AMP Circuit.

식 [17.1]과 같이 입력 전압 Vin1과 Vin2의 차이에 비례하는 전압 Vout을 생성.
7
(a) Non-Inverting Amplifier
(b) Inverting Amplifier
[Fig 17-2] Non-Inverting Amplifier & Inverting Amplifier
[그림 17-2(a)] 와 같이 음의 입력(negative input)을 접지로 하고, 양의 입
력(positive input)에 입력 신호를 인가하는 회로를 비반전 증폭기(noninverting amplifier)라고 하고, [그림 17-2(b)]와 같이 양의 입력을 접지로
하고, 음의 입력에 입력 신호를 인가하는 회로를 반전 증폭기(inverting
amplifier)라고 함.

8

일반적으로, 이상적인 연산 증폭기는 다음 세 가지 조건을 만족한다고 가
정함.
Voltage Gain
=∞
Input Resistance = ∞
Output Resistance = 0
[Fig 17-3] Definition of Virtual Short

이상적인 연산 증폭기를 이용하여 [그림 17-3]과 같이 피드백 회로를 구
성하면, 식 [17.1]에서 전압 이득이 무한대일 경우, Vin1 전압과 Vin2 전
압은 같아진다. 즉, 가상 단락[virtual short]으로 볼 수 있게 됨.

이 개념은 연산 증폭기를 이용한 응용 회로의 분석에 매우 유용하게 사
용될 수 있음.
9
Ideal
Practical
Open Loop gain A

~105
Bandwidth BW

< 1 GHz
Input Impedance Zin

>1M
0
10-100 
Depends only
on
Vd
=
(V+V)
Differential
mode signal
Depends
slightly
on
average input
Vc = (V++V)/2
Common-Mode
signal
Output Impedance Zout
Output Voltage Vout
CMRR

10-100 dB
10
Ideal op-amp
+ AV in
~
Vin

Vout
Zout=0
Practical op-amp
+
Vin
Zout
Zin
~
- AVin
Vout


이득

연산 증폭기의 열린 루프 이득은 연산 증폭기를 사용하는 궤환 시스템의
정확도를 결정하게 됨.

이득을 높이기 위해서는 속도 및 출력 전압 스윙과 같은 파라미터를 희생
하므로, 최소한 필요한 이득을 반드시 알아야 함.

일반적으로, 높은 열린 루프 이득은 비선형성을 억제하는 효과도 가져옴.
소신호 대역폭

연산 증폭기의 고주파 동작은 많은 응용에서 중요한 역할을 함. 예를 들어
, 동작 주파수가 증가함에 따라 열린 루프 이득은 떨어지기 시작하여 궤환
시스템의 오차를 증가시킴. 소신호 대역폭은 일반적으로 ‘단위 이득’ fu 주
파수로 정의하며, 오늘날 CMOS 연산 증폭기에서 1GHz가 넘음.

또한, 3dB 주파수 f3dB를 알면, 닫힌 루프 주파수의 반응을 쉽게 예측할
수 있음.
11
[Fig 17-4] Frequency Characteristic
연산 증폭기의 주파수 특성은 식 (17.2)와 같이 표현할 수 있으며, 보드 선도
를 그리면 [그림17-4]와 같음.

ω1 보다 낮은 주파수에서는 이득이 일정하지만, ω1 보다 높은 주파수에서는
이득이 감소함을 알 수 있다. ω =ω1일 때, 이득은 저주파 이득에서 3dB 감소하
게 됨.

12
[Fig 17-5] Frequency Characteristic
연산 증폭기를 이용해서 [그림 17-10]과 같이 피드백 회로를 구성하게 되
면 이득과 대역폭 사이에는 [그림 17-5]와 같은 상충 관계(trade-off)가 성립
하게됨.

13
연산 증폭기 자체의 3dB 주파수를 f1이라고 할 때, 피드백 회로를 구성하게
되면
으로 3dB 주파수가 증가하게 됨.


반면, 이득은 A0에서

피드백 회로를 구성하면, 대역폭이
이득은

로 감소하게 됨.
만큼 증가하게 되고,
만큼 감소하게 됨.
이로부터 이득-대역폭의 곱은 일정하다는 사실을 알 수 있음.
14
 Differential voltage input : Noninverting

Vd  V  V

 Common voltage input :
1 
Vcm  (V  V  )
2
Input
+
Output
Inverting
Input
-
 Common-mode rejection ratio:
 Output voltage :
Ad
CMRR 
A cm
Vo  A d Vd  A cm Vcm
Ad
 20 log10
(dB)
A cm
Ad : Differential gain
Acm : Common mode gain
15
[Fig 17-6] Response Characteristic for Small Signal Input

오늘날 많은 응용에서 연산 증폭기는 반드시 큰 과도 신호와 함께 작동해야함. 이
러한 조건에서는 비선형 특성으로 인해 열린 루프 응답과 같은 소신호 특성만으로
속도를 제어하는 것이 어려워짐.

연산 증폭기를 이용한 비반전 증폭기에서 입력의 크기가 작을 때, 즉 소신호일 경
우에는 [그림17-6]과 같이 입력의 크기가 두 배 증가되면, 출력의 기울기도 두 배로
증가됨.
16
[Fig 17-7] 대신호 입력에 대한 비반전증폭기의 응답특성
반면, 입력 신호의 크기가 클 때, 즉 대신호의 경우에는 [그림 17-7]과 같이
입력의 크기에 무관하게 출력이 초기에 선형적으로 정착하는 모양을 보이
게 된다. 이는 연산 증폭기 내부의 트랜지스터의 동작영역이 포화 영역에
서 벗어나면서, 비선형적인 특성을 보이기 때문임.

17


출력 스윙

연산 증폭기를 사용하는 대부분의 시스템은 다양한 신호 진폭을 수용하
기 위해 큰 출력 전압 스윙이 필요함.

하지만 최대 전압 스윙을 선택하면 소자 크기, 바이어스 전류 및 속도를
희생해야 하는 문제가 있으므로 설계 시 유의해야 함.
선형성

일반적으로 열린 루프 연산 증폭기는 심각한 비선형성 문제를 안고 있음.

비선형성 문제를 해결하기 위해서 일반적으로 다음 두 가지 방법을
한다. 한 가지 방법은 짝수 차수 고조파를 억제하기 위해 완전 차동
를 이용하는 방법이고, 또 다른 방법은 충분히 큰 열린 루프 이득을
도록 설계하여 닫힌 루프 궤환 시스템이 적절한 선형성을 달성할 수
록 하는 방법임.
18
이용
구조
가지
있도

잡음 및 오프셋

연산 증폭기의 입력 잡음 및 오프셋은 적절한 품질로 처리할 수 있는 최
소 신호 레벨을 결정함.

일반적인 연산 증폭기 토폴로지에서, 여러 가지 소자가 잡음과 오프셋
에 기여하여 큰 크기 또는 바이어스 전류를 필요로 하게 됨.
19
[Fig 17-8] Offset Voltage

[Fig 17-9] Input Offset
그림 17-8]은 연산 증폭기의 오프셋 전압의 개념을 보여 주고 있음.
연산 증폭기의 입력 쪽에 양의 오프셋 Vos가 발생하게 되면, [그림 17-9]와
같이 입력-출력 특성 곡선이 변하게 됨. 즉, 입력 쪽에 Vos가 더해져야, 출력
쪽의 전압이 공통 모드 전압이 나오게 됨을 의미함.

오프셋이 발생하는 이유는 여러 가지가 있지만, 앞에서 공부한 차동 증폭
기 입력 트랜지스터 또는 부하의 불일치가 주 원인임.

20
[그림 17-10]은 연산 증폭기의 오프셋이 비반전 증폭기의 출력에 미치는
영향을 보여줌.

식 (17.3)과 같이 입력에 오프셋이 더해진 만큼 연산 증폭기의 입력에 들어
가게 되고, 그만큼 출력 쪽에서도 나타내게 되어, 비반전 증폭기의 오차 성
분이 됨.

21
22

공급 제거(PSRR)

연산 증폭기는 종종 혼합 신호 시스템에 사용되어 때때로 잡음이 있는
디지털 공급 라인에 연결됨.

따라서 특히 잡음 주파수가 증가할 때, 공급 잡음 하에서 연산 증폭기의
성능은 매우 중요함.

이러한 이유로 완전 차동 토폴로지를 선호하게 됨.
23
예비 보고서 작성
24
[Fig 17-11] 실험회로 1
[Fig 17-12] 실험회로 2
[그림 17-11]은 연산 증폭기의 기본적인 특성을 실험하기 위한 회로이며,
입력에 차동 입력을 인가하고, 단일 출력으로 내보내도록 되어 있음.


전원은 +VCC 전압과 –VEE 전압을 각각 인가함.
[그림 17-12]는 연산 증폭기의 슬루율을 실험하기 위한 회로도임. 양의 입
력 단자에 입력을 인가하고, 음의 입력 단자와 출력을 묶어서 단위 이득 버
퍼로 동작을 하도록 실험회로를 구성함.

25
(1) 이번 실험에서 사용하고자 하는 연산 증폭기의 데이터시트를 보고,
다음 사항에 대한 파라미터들을 구하시오.












Voltage Gain
Input Common Mode Range
Input Voltage Swing Level
Output Voltage Swing Level
CMRR, Common Mode Rejection Ratio
Input Impedance
Output Impedance
Offset Voltage
Slew Rate
Bandwidth, f3dB
Unity Gain Frequency
26
[Fig 17-11] 실험회로 1
[Fig 17-12] 실험회로 2
실험회로 1에서 예비 보고 사항 (1)의 각 파라미터들을 측정하기 위한 방
법을 설명하시오.

실험회로 2와 같이 구성하고, PSpice를 이용하여 10 mV와 2 V 크기의 스
텝 입력을 각각 인가하였을 경우, 출력 파형을 그리고 슬루율을 구하시오.

27
[Fig 17-13-1] OP-AMP Circuit for PSpice Simulation
[그림 17-13]은 PSpice를 이용하여 연산 증폭기의 모의실험을 하기 위한 회
로도임.

전원에는 +5V와 0V를 각각 인가하고, 음의 단자에는 2.5V의 DC 전압을, 양
의 단자에는 주파수가 10kHz이고, 크기가 50mV인 정현파를 각각 인가함.

28
5V
0V
[Fig 17-14] PSpice Simulation 결과
[그림 17-14]는 [그림 17-13]에서 제시된 연산 증폭기의 PSpice 모의실험
결과임.

입력의 크기가 50mV이고, 출력의 크기가 4.6V이므로, 전압 이득은
92V/V 이상임을 알 수 있음.


출력 전압의 크기는 증폭기의 최대 출력 전압에 의해서 제한됨.
29
[Fig 17-15] OP-amp circuit to analyze Slew Rate for PSpice simulation
실험책에 있는 Voltage source를 DSTM에서 Vpulse로 변경해서 시뮬레이션 할 것
[그림 17-15]는 PSpice를 이용하여 연산 증폭기의 슬루율을 모의실험하기
위한 회로도임.

양의 입력 단자에 입력을 인가하고, 음의 입력 단자와 출력을 묶어서 단위
이득 버퍼로 동작을 하도록 회로를 구성함.

30
31
입력파형
출력파형
32

CMRR에 대하여 상세하게 조사하시오.

Slew rate에 대하여 상세하게 조사하시오.
CMRR을 측정하기 위해서 차동이득을 구하기 위해서 차동신호를 입력으
로 인가 하여야 하는데, 실험에서 사용하는 function generator는 단일 출력
만 제공 하고 있음. 이러한 functional generator를 이용하여 차동 이득을 구
하기 위한 방법들을 조사하시오.

실험에서 사용하는 function generator의 출력이 driving 할 수 있는 최대 전
류양을 조사하시오. (실험노트에 있는 function generator 모델 참고)

33
실험 절차 및 결과 보고서 작성
34

DC 파워 서플라이

디지털 멀티미터

오실로스코프

함수 발생기

연산 증폭기(LM741)

저항
35
실험회로 1에서 연산 증폭기 입력의 공통 모드 전압 범위를 구하시오. 입력
의 공통 모드 전압을 변화시키면서, 연산 증폭기의 DC 전류가 일정하게 흐르
고 출력의 공통 모드 전압이 일정하게 유지되는 범위를 구해서 [표 17-1]에 기
록하시오.

연산 증폭기의 입력 및 출력 스윙 레벨을 구하시오. 음의 입력 단자에는 실
험 절차 (1)에서 구한 입력 공통 모드 전압 범위의 중간 값에 해당되는 공통
모드 전압을 인가하고, 양의 단자에 10kHz 주파수 사인파의 크기를
10mV~10V까지 10mV 단위로 증가시키면서 출력의 크기 및 파형을 관찰하
여 [표 17-2]에 기록하시오.

공통 모드 전압 이득을 구하기 위해서는 연산 증폭기의 두 입력을 공통 모
드 전압에 묶고, 10kHz의 사인파를 입력한 후, [표 17-3]과 같이 주파수를 바
꾸면서 출력을 측정하여 이득을 구하시오.

36





입력의 공통 모드 전압을 중심으로 10kHz 정현파 차동 입력 신호를 인가하되, 크기
를 0.01~0.1V까지 증가시키면서 [표 17-4]와 같은 형태로 출력 전압과 차동 모드 전압
이득을 기록하시오.
실험 절차 (4)에서 입력 전압의 크기를 10mV로 고정하고 주파수를 10kHz~1MHz로
변화시키면서 [표 17-4]에 기록하시오.
실험 절차 (3)에서 구한 공통 모드 전압 이득(Acm)과 실험 절차 (4)에서 구한 차동
이득(differential gain, Ad)을 바탕으로 공통 모드 제거비 (CMRR) 를 구하시오.
연산 증폭기의 오프셋을 측정하기 위해서, 음의 입력 단자를 공통 모드 전압으로 두
고, 양의 입력 단자 전압을 공통 모드 전압 부근에서 조정하여, 출력 쪽의 전류를 측정
한다. 이때 출력 쪽의 전류가 0이 되는 전압을 [표 17-6]에 기록하시오.
실험회로 2와 같이 회로를 구성하고 입력 전압의 스텝 입력을 인가하되, 스텝의 크
기를 10mV~10V까지 증가시키면서 출력 파형을 관찰한다. 스텝의 크기를 증가시키
면서 출력의 응답 특성 중 슬루율을 측정하여 [표 17-7]에 기록하시오.
37

실험회로 2에서 슬루율을 향상시키기 위한 방안을 설명하시오.
PPT 29 페이지의 그래프(아래 그래프 참고)에서처럼 실제 측정시 출력
그래프(빨간색)가 5V까지 올라가거나 0V까지 내려가지 않는 이유에 대해
서 설명하시오.


연산 증폭기의 전압 이득과 소신호 대역폭 사이의 관계를 설명하시오.
5V
0V
38
이 실험에서는 연산 증폭기의 전압 이득, 대역폭, 오프셋, 슬루율 등
의 정의를 이해하고, 실험으로 측정하였음.

이 실험을 통하여 아날로그 회로에서 가장 많이 사용되는 블록인 연
산 증폭기의 기본적인 특성 및 회로 구성, 분석 방법을 익혀보았음.

또한, 이번 실험을 통하여 연산 증폭기의 비이상적인 특성인 오프셋
전압과 실제 연산 증폭기가 따라갈 수 있는 출력 최대 변화율인 슬루
율에 대해서 고찰해 보았음.

다음 실험에서는 연산 증폭기를 이용한 대표적인 응용 회로를 구성
하고, 연산 증폭기의 비이상적인 특성에 의해서 발생하는 문제점 및
해결 방안을 알아볼 것임.

39
주의 사항
40


Breadboard 예

Breadboard 내부 결선 구조
양쪽에 세로로 있는 전원선은 반드시
적색선은 VDD(VCC), 청색선은 Ground 또는 VSS(VEE)로 결선할 것
41

Breadboard 사용의 나쁜예

Wirestripper와 nipper 이용하여 모든 전선은 breadboard 바닥면에 붙이고,

Breadboard 사용의 좋은예
전원을 위한 VDD와 Ground 배치 rule를 반드시 지킬것
42

모든 전선 및 probe 를 깔끔하게 정리한 상태에서 측정할 것
43

모든 계측장비는 반드시 조작법을 숙지후 사용
=> 조작 미숙으로 인한 장비 파손은 F 학점

DC 전원을 인가 중에 부품 착탈 절대 금지
=> 모든 부품이 breadboard에 장착된 후 전원 인가

DC 전원 사용시에는 회로의 동작 전류 양을 파악하여
compliance를 반드시 설정
=> Compliance 미설정으로 장비/부품 파손시에 F 학점

Breadboard 사용 수칙 위반 시 감점
44
Pspice 사용 Tip
45
46
47
48
①
②
49
②
③
①
50
51
52
5
Voltage (V)
4
3
2
1
입력전압
출력전압
0
0
5
10
15
20
Time (usec)






모든 축의 값은 알아보기 쉽게 font를 키울것
그래프 상의 grid는 모두 지울것
모든 축은 소수점을 없애고 표시할것
축은 주눈금만 표시 하고 보조 눈금은 표시하지 말것
그래스상의 Legend는 그래프 안쪽에 표시
그래프를 더블클릭하여 그래프 서식을 반드시 참고할 것
53