Transcript 1 2학년 기초전자실험 RS Flip Flop RS 및 D 플립플롭

2학년 기초전자실험
RS 및 D 플립플롭
 RS Flip Flop
 래치는 어떤 입력 레벨에 의해서 제어되는 데 플립플롭은 클록 입력이라고
불리는 트리거 신호에 의해서 제어된다.
플립플롭의 출력은 클록 입력이 0에서 1 또는 1에서 0으로 바뀔 때 동시에
이 상태를 바꿀 수 있다. 플립플롭은 주로 클록신호의 앞가장자리(leading edge)나
뒷가장자리(trailing edge)에서 트리거되므로
이들을 특히 에지 트리거(edge triggered) 플립플롭이라고 부르는 경우가 많다.
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RS 및 D 플립플롭
 RS Flip Flop
S
1
2
Q
2
Q
오른쪽 그림은 RS 플립플롭 회로를 나타내고 있다.
Cp
여기서 앞단의 2개의 NAND 게이트를 추가함으로써
Set, Reset 및 Cp의 3가지 입력을 갖게 된다.
R
1
Cp의 Gate 입력이 로직 1인 한 RS 래치의 동작과 같으나
NAND 게이트 RS 플립플롭
플립플롭에서는 싱글 펄스 즉 클록 입력이라고 불리는
트리거 신호의 천이에 의해서 제어된다.
이러한 점을 고려해 볼 때 래치와 플립플롭은
S
게이트 입력의 트리거 방식은 다르지만 진리표는
R
같아진다.
이와 같은 RS 플립플롭의 입출력 관계를 타이밍도로
Cp
나타내면 오른쪽 그림과 같다.
Q
Q
RS 플립플롭의 타이밍도
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RS 및 D 플립플롭
 D Flip Flop
 D형 플립플롭도 RS형 플립플롭과 같이 클록 입력이라고 불리는 트리거 신호에 의해 제어된다.
D
S
Cp
CK
R
Q
Q
F/F
Q
D
J
Cp
CK
Q
K
Q
Q
Q
Q
F/F
D Flip-Flop의 구성
 만일 클록 신호가 0에서 1로 바뀔 때 D가 1이면 플립플롭이 세트되어 Q = 1이 되고, D가 0이면 플립플롭이 리셋되어
Q = 0이 된다. 이것을 타이밍도로 나타내면 아래 그림과 같다. 따라서 D형 플립플롭은 클록 입력이 0에서 1로 바뀔 때
D 입력의 상태를 저장하게 된다. D 플립플롭의 구성은 RS 플립플롭으로도 가능하고 JK 플립플롭으로도 그 구성이
가능하다. 이러한 D 플립플롭의 구성은 위의 그림과 같다.
D
Cp
Q
D Flip-Flop의 타이밍도
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